[发明专利]提高耐久性和抗攻击性的用于PCM缓存的有效动态随机化地址重映射

说明书

技术领域

本发明的实施例涉及多级非易失性存储器(NVM)和动态随机存取存储器(DRAM)系统中存储器地址重映射的领域。更具体地说，本发明的实施例涉及处理器和存储器高速缓存之间存储器地址的动态随机化。

背景技术

非易失性存储器(NVM)，诸如相变存储器(PCM)或相变存储器与开关(PCMS)，与动态随机存取存储器(DRAM)相比提供了更高的密度和降低的功耗。这些优势已促使有人建议使用NVM作为DRAM的替代品用于个人计算设备中的主存储器。虽然NVM提供了若干优于传统DRAM的优点，但是许多NVM技术遭受差的写耐久性问题，这些问题可导致NVM具有大大地减少的使用寿命。在利用各存储器技术的优点的尝试中，已经提出了二级存储器分层结构，其中NVM被用作主存储器，而DRAM被用作NVM的高速缓存，以减少写到NVM的频率，从而提高NVM的耐久性。此外，地址间接性可用在DRAM和NVM之间以提供耗损均衡和改善NVM的使用寿命。这种混合的NVM和DRAM架构提供了高存储密度，同时减轻了NVM中固有的差的写耐久性问题。

虽然当重复写入选定NVM地址的恶意软件攻击发生时DRAM和NVM之间的地址间接性提供了耗损均衡，改善了PCM的写耐久性，但是迫使DRAM刷新NVM的恶意软件攻击能够耗尽NVM单元的耐久性并造成NVM衰退。因此，改善NVM对恶意软件攻击的易损性对于NVM作为用于包括台式计算机、服务器、膝上型电脑、无线手持设备、蜂窝电话、平板电脑、个人数字助理等等的计算设备的可行主存储器备选者的快速增长是一个重要问题。

附图说明

在附图的各图中，通过示例而不是通过限制来示出本发明，附图中类似的参考标记表示类似的元件。应当注意，在本公开中对“一”或“一个”实施例的不同引用不一定是相同的实施例，并且这样的引用意味着至少一个。此外，当结合某个实施例描述某个特定特征、结构或特性时，应当认为结合其它实施例实现这种特征、结构或特性是在本领域技术人员的知识范围以内，无论是否明确描述。

图1是根据本发明的一个实施例的包括地址重映射单元的计算设备的示意图。

图2是根据本发明的一个实施例的地址重映射单元的组件图。

图3A是根据本发明的一个实施例的、地址编码器能够用来基于物理地址生成编码地址的编码算法的流程图。

图3B是根据本发明的一个实施例的、地址解码器能够用来基于编码地址生成物理地址的解码算法的流程图。

图4示出根据本发明的一个实施例的用于重映射存储器高速缓存的标签中存储的地址的方法。

具体实施方式

在下面的描述中，对本发明的各种实施例进行详细描述。然而，这些细节被包括进来以帮助理解本发明的实施例和描述示例性实施例以用于应用本发明的实施例。这类细节不应该被用来将本发明的实施例限制于所描述的具体实施例，因为在本发明的实施例的范围以内的其它变化和实施例是可能的。此外，虽然阐述了许多细节以便提供对本发明的实施例的彻底理解，但是本领域技术人员清楚，为了实践本发明的实施例，这些特定的细节不是必需的。

在下面的描述中，为了举例说明的目的描述具体组件、电路、状态图、软件模块、系统、时序等。然而，应当理解，其它实施例也适用于例如其它类型的组件、电路、状态图、软件模块、系统、和/或时序。

图1是根据本发明的一个实施例的包括地址重映射单元104的计算设备102的示意图。计算设备102包括处理器106、高速缓存控制器108、主存储器控制器110、重映射管理器112和地址重映射单元104。地址重映射单元104能通过任何类型的总线或专用通信媒介耦合到处理器106。在一个实施例中，地址重映射单元104和处理器106是共用集成电路或芯片上的系统(SoC)的部分，并且彼此直接通信。在另一些实施例中，地址重映射单元104能通过任何数量的中间组件、总线或通信媒介与处理器106分离。在又一些实施例中，处理器106能与其它类型的处理单元通信。本领域技术人员会理解，示出的系统是作为举例而不是限制提供的，本文所描述的结构、技术和特征适用于其它架构或组件。

处理器106是执行一个或多个计算机程序的指令以完成计算设备102的基本算术、逻辑和输入/输出操作的集成电路。处理器106可具有能够使用本文所述的多级存储器系统同时处理多个程序的一个或多个核。在一些实施例中，处理器106能够由通过多个插接口耦合到计算设备102的多个处理单元或处理器管芯组成。