[发明专利]用于确定对存储器阵列的访问的方法、装置和系统

说明书

技术领域

本文论述的实施例大体上涉及对存储器的访问的控制。更特定地，某些实施例涉及确定对存储器单元阵列的访问顺序。

背景技术

在例如对于NAND闪存的常规闪速存储器技术中，存在至少两个明显的约束，其限制循环能力：固有电荷损失/快速电荷损失（ICL/QCL）和程序干扰/过编程（PD/OP）。

为了在耐力和数据保持中提供高水平可靠性，当前固态驱动系统（例如在企业应用中使用的那些）通常实现1位/单元-或单级单元（SLC）-存储方案。在SLC存储方案中，存储器单元具有阈值电压（Vt）分布用于容纳单个专用位以用于不同地存储逻辑级“1”或逻辑级“0”。因此，通常在SLC中存在足够的读窗口预算（RWB）来容纳降低的ICL/QCL和/或PD/OP。

另一方面，2位/单元-或多级单元（MLC）-存储方案具有相对更有限的循环能力。在MLC存储方案中，存储器单元具有四个或更多级阈值电压（Vt）分布，用于容纳至少两个位，因此RWB是相对紧凑的。由于大的相邻单元Vt摆动，MLC存储方案遭受显著的单元间干扰，包括字线到字线（WL-WL）浮栅到浮栅（FG-FG）电容耦合和位线到位线（BL-BL）FG-FG电容耦合。

尽管它们可靠，如与MLC存储方案相比，SLC方案通常与更高的制造成本关联。因此，现有的闪速存储器技术在成本与循环能力之间施加显著的权衡。

附图说明

本发明的各种实施例通过示例而不是通过限制的方式在附图中图示并且其中：

图1是图示常规浮栅晶体管的元件的电路图。

图2A是图示根据各种实施例的存储器阵列的元件的框图。

图2B是图示根据各种实施例的存储器阵列的元件的框图。

图3是图示根据实施例用于进行存储器访问的计算机平台的元件的框图。

图4是图示根据实施例用于确定存储器访问的顺序的存储器系统的元件的框图。

图5是图示根据实施例的存储器阵列的元件的框图。

图6是图示根据实施例用于确定存储器访问的顺序的存储器设备的元件的框图。

图7是图示根据实施例用于确定存储器访问的顺序的方法的要素的流程图。

图8是图示根据实施例存储器访问信息的处理的要素的流程图。

图9A和9B是图示根据实施例用于对存储器访问排序的相应页轮（page round）序列的要素的表。

具体实施方式

本文论述的实施例不同地提供对存储器阵列的访问的排序来避免对相邻多级单元的一个或多个类型的连续访问。某些实施例在存储器阵列中提供单元相邻MLC-SLC对，其中这样的对减少（或消除）存储器阵列中MLC-MLC相邻的实例。备选地或另外，对相应页和页轮序列的位的分页可用于使访问事件的可能性减少，访问事件包括在本文称为连续相邻MLC-MLC访问的事物。

各种实施例在本文参考单元集（其是“单元邻接”集）论述，该“单元邻接”集意指对于集中的任意两个单元，那两个单元之间的任何单元也在该集中。相似地，单元彼此“单元相邻”，在它们之间没有其他单元。

图1示出常规浮栅（FG）晶体管100的示意表示。根据实施例，FG晶体管100图示一个类型的晶体管，其可适于在存储器阵列的多级单元（MLC）中使用。FG晶体管100可包括漏极节点102、源节点112之间的沟道区和该沟道区上面的控制栅110。另外，FG晶体管100可具有控制栅110与沟道区之间的FG（在108处示意地示出）。在跨各种端子施加标称电压时，FG 108可与控制栅110和沟道区电隔离。闪速存储器设备可在阵列中具有大量的FG晶体管闪存单元-例如，在每个闪存单元的控制栅连接到字线并且漏极连接到位线的情况下，闪存单元布置在字线和位线的网格中。

闪速存储器单元可例如通过栅极氧化物诱发从沟道区到FG 108的热电子注入或Fowler-Nordheim隧道化（通过施加相对高的控制栅电压和标称漏极电压）而编程。控制栅110处的电压确定在编程后FG 108上驻留的电荷量。电荷通过确定必须施加到控制栅110的电压来影响沟道区中的电流以便允许闪存单元在源节点112与漏极节点102之间传导电流。闪存单元的该“阈值电压”是存储在闪存单元中的数据的物理形式。当FG 108上的电荷增加时，阈值电压也增加。