[其他]一种半导体结构

说明书

本申请要求了2011月6月9日提交的、申请号为201110154452.1、发明名称为“一种半导体结构及其制造方法”的中国专利申请的优选权，其全部内容通过引用结合在本申请中。 

技术领域

本实用新型涉及半导体制造领域，具体地说涉及一种半导体结构。 

背景技术

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到45纳米以下)，因此半导体器件制造过程中对工艺控制的要求较高。 

栅极堆叠的高度影响栅极与源/漏(S/D)接触结构及其电扩展(诸如与栅极和金属化接点相重叠的扩展掺杂)之间的寄生电容。栅极到源/漏扩展之间的电容除了对电流驱动能力和功率具有影响之外，还对集成电路在逻辑应用上的整体速度具有大的影响。因此，希望减小栅极的高度。 

传统CMOS工艺限制了栅极高度能够减小的量。由于减小了栅极高度，以充足能量注入掺杂剂对源/漏区进行掺杂时可能会使得掺杂剂通过栅极堆叠和栅极电介质渗入沟道中。因此，随着栅极高度的减小，栅极杂质污染下层栅极氧化物的风险也增大了。为了避免这种风险，一些传统的工艺减小了制造过程的总的整个热预算。但是，减小热预算会导致其他电极中的掺杂剂活化不充分，并有可能因此而限制驱动电流。作为替代，可以显著减小自对准源极/漏极/栅极和晕圈的注入能量以减轻掺杂剂的渗透；然而，自对准源极/漏极和晕圈的较低的注入能量会引起较高的源/漏寄生电阻并使得沟道中的晕 圈掺杂不充分，减小驱动电流并使短沟道滚降(roll off)特性下降。 

相反，如果采用RSD(提升源极/漏极)传统MOS工艺来降低栅极的相对高度，则会受到不必要的暂态加速扩散(TED)的影响。即，在RSD处理期间，诸如硼之类的杂质有可能由于对N型场效应晶体管(NFET)的晕圈注入以及对P型场效应晶体管(PFET)的扩散注入和源极/漏极注入而扩散到沟道中。具体而言，通常在大约700℃～900℃的温度下执行超过几分钟的延长热循环的硅选择性外延处理以在薄SOI(绝缘体上硅)结构上构造RSD。通常已知这种热条件会引起最显著的主掺杂剂(特别是硼)的TED，对短沟道器件造成有害影响，诸如增大门限电压的滚降。 

因此，目前需要一种能够有效减小栅极高度，且在减小栅极高度的同时，不影响半导体器件的性能的半导体制造方法和结构。 

实用新型内容

本实用新型的目的在于提供一种半导体结构及其制造方法，利于有效减小栅极高度，进而减少金属栅极和接触区的电容、降低刻蚀接触孔的工艺精度要求和难度。 

根据本实用新型的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤： 

(a)提供一半导体衬底，在所述半导体衬底上依次形成栅极介质层、金属栅极、CMP停止层、多晶硅层； 

(b)刻蚀所述栅极介质层、所述金属栅极、所述CMP停止层、所述多晶硅层形成栅极堆叠； 

(c)在半导体衬底上形成第一层间介质层，以覆盖所述半导体衬底上的栅极堆叠及其两侧部分； 

(d)执行平坦化处理，使所述CMP停止层暴露出来，并与第一层间介质层的上表面齐平。 

相应地，根据本实用新型的另一个方面，提供一种半导体结构，该半导体结构包括衬底、栅极堆叠、第一层间介质层、源/漏区，其中：所述源/漏区嵌于所述衬底中，所述栅极堆叠形成在所述衬底之上，所述第一层间介 质层覆盖所述源/漏区， 

其特征在于， 

所述栅极堆叠依次包括：与衬底接触的栅极介质层、金属栅极和CMP停止层。 

与现有技术相比，本实用新型提供的半导体结构及其制造方法有以下优点：