[其他]晶体管

说明书

技术领域

本实用新型涉及半导体器件制造领域，尤其涉及一种晶体管。 

背景技术

通常，集成电路包含形成在衬底上的NMOS（n型金属-氧化物-半导体）晶体管和PMOS（p型金属-氧化物-半导体）晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。 

美国专利申请No.20100038685A公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。图12a-12c示出了这种位错的形成。在图12a中，对已经形成了栅极电介质2和栅极3的半导体衬底1进行硅注入，从而形成非晶区域，如图中阴影部分所示。在图12b中，对该半导体衬底1进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，如图中箭头所示，从而形成了图12c所示的位错。 

实用新型内容

本实用新型的目的是提供一种晶体管以及一种晶体管的制造方法。 

本实用新型的制造晶体管的方法包括如下步骤： 

在半导体衬底上形成栅极电介质；

在所述栅极电介质上形成栅极；

对位于所述衬底中且分别在所述栅极两侧的所述半导体衬底的第一区和第二区进行第一离子注入步骤，该第一离子注入步骤的注入深度为第一深度；

在该第一离子注入步骤之后进行退火，使得在所述第一区和第二区中均形成位错；

对所述第一区和第二区之一或二者执行第二离子注入步骤，该第二离子注入步骤的注入深度为第二深度，该第二深度小于第一深度；以及

在该第二离子注入步骤之后进行退火，使得在所述第一区和第二区中均形成位错。

根据本实用新型的晶体管制造方法，通过在源区和漏区进行不同深度的非晶化-结晶步骤，能够毗邻沟道区形成更多的位错，更多的位错可导致更多的拉应力作用于沟道，从而使增强沟道区的电子迁移率成为可能。 

本实用新型的晶体管包括： 

半导体衬底；

形成在所述半导体衬底上的栅极电介质；

形成在所述栅极电介质上的栅极；

位于所述栅极电介质下方的沟道区；

位于所述半导体衬底中、且分别在所述沟道区两侧的源区和漏区，

其中至少所述源区和漏区之一包含毗邻所述沟道区、在垂直于所述半导体衬底的表面的方向上排列的一组位错，该组位错包含至少两个位错；

其中所述位错对位于源区和漏区之间的沟道区施加拉应力，使得所述沟道区的电子迁移率增加。

根据本实用新型的晶体管由于毗邻沟道区具有更多的位错，因此作用在沟道区的拉应力可以得到增强，沟道区的电子迁移率也可以得以进一步增加。 

本实用新型的其它方面和优点将在以下结合附图更详细地描述。 

附图说明

图1示出了根据本实用新型第一实施方式的晶体管的示意图。 

图2a-d是根据本实用新型的第一实施方式制造晶体管的方法步骤的示意图 

图3示出了根据本实用新型的第二实施方式的晶体管的示意图。

图4示出了根据本实用新型的第二实施方式的晶体管的制造方法的步骤之一的示意图。 

图5示出根据本实用新型的第三实施方式的变型的晶体管的示意图。 

图6示出了根据本实用新型的第四实施方式的晶体管的制造方法的步骤之一的示意图。 

图7示出了根据本实用新型的第四实施方式的晶体管的示意图。 

图8示出了根据本实用新型的第四实施方式的一个变型的晶体管的制造方法的步骤之一的示意图。 

图9示出了根据本实用新型的第四实施方式的一个变型的晶体管的示意图。 

图10示出了根据本实用新型的第四实施方式的另一个变型的晶体管的制造方法的步骤之一的示意图。 

图11示出了根据本实用新型的第四实施方式的另一个变型的晶体管的示意图。 

图12a-c示出了现有技术中位错的形成。 

具体实施方式

以下结合附图描述本实用新型的优选实施例。附图是示意性的并未按比例绘制，且只是为了说明本实用新型的实施例而并不意图限制本实用新型的保护范围。贯穿附图相同的附图标记表示相同或相似的部件。为了使本实用新型的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。 

<第一实施方式>