[发明专利]通信电路以及采样调整方法

说明书

技术领域

本发明涉及通过同步起止方式进行串行通信的通信电路以及采样调整方法。

背景技术

作为通过同步起止方式将串行信号变换为并行信号，或者进行逆方向的变换的集成电路，存在UART(Universal Asynchronous Receiver Transmitter)等通信电路。

图5表示现有的通信电路的一例的结构框图。在该图中，在端子1输入图6(A)所示的通信数据，将该通信数据供给接收数据采样电路2。接收数据采样电路2检测通信数据中包含的起始比特，生成图6(B)所示的采样时钟，在采样时钟的高电平期间对通信数据进行采样，由此获得图6(C)所示的接收数据。将接收数据供给接收数据存储寄存器3，通过通信控制电路4的控制，存储在接收数据存储寄存器3中。

公知有根据在每个符号(symbol)期间每次3个地取得的数据，使用多数表决判定法，进行每1个符号的符号判定的技术(例如参照专利文献1)。

在现有的通信电路中，采样时钟的定时(timing)为固定，例如在由于起始比特的检测定时偏移等的影响而使采样时钟的定时偏离接收数据的定时的情况下，存在可能无法正常接收接收数据的问题。

【专利文献1】日本特开平11-341089号公报

发明内容

本发明是鉴于上述问题而提出的，其目的在于提供使采样时钟的定时与接收数据的定时匹配的通信电路以及采样调整方法。

本发明的一个实施方式的通信电路，采用同步起止方式来接收串行信号，其中，具有：采样电路(12)，其使用频率是输入的通信数据的比特率的4以上的整数的m倍、并且在所述通信数据的1比特周期中比所述m小的奇数的n个脉冲连续的采样时钟，进行所述通信数据的采样；多数表决电路(14)，其输出通过在所述通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及采样时钟调整单元(24、34、35)，其当在所述n个接收数据中，开头附近的数据与其它数据不同时，使所述采样时钟延迟预定量，当在所述n个接收数据中，最末尾附近的数据与其它数据不同时，使所述采样时钟提前预定量。

理想的是具有对使所述采样时钟延迟了预定量的次数或使所述采样时钟提前了预定量的次数进行计数的计数器(25、26)。

理想的是具有在使所述采样时钟延迟了预定量的次数或使所述采样时钟提前了预定量的次数为预定值以上时设定补偿标志的寄存器(28)。

理想的是具有存储所述多数表决电路(14)输出的接收数据的接收数据存储单元(15)，在通过所述采样时钟调整单元(24、34、35)使所述采样时钟延迟了预定量的情况下或使所述采样时钟提前了预定量的情况下，停止向所述接收数据存储单元存储接收数据。

理想的是具有存储所述多数表决电路(14)输出的接收数据的接收数据存储单元(15)，具有设定表示使所述采样时钟延迟了预定量的接收数据或使所述采样时钟提前了预定量的接收数据在所述接收数据存储单元中的比特位置的标志的寄存器(28)。

理想的是可以变更所述采样电路中的所述m和所述n中的至少一方。

本发明的一个实施方式的采样调整方法，是以同步起止方式来接收串行信号的通信电路的采样调整方法，其中，使用频率是输入的通信数据的比特率的4以上的整数的m倍、并且在所述通信数据的1比特周期中比所述m小的奇数的n个脉冲连续的采样时钟，进行所述通信数据的采样；输出通过在通信数据的1比特周期中采样的n个接收数据的多数表决而判定为多数的值的接收数据；以及当在所述n个接收数据中，开头附近的数据与其它数据不同时，使所述采样时钟延迟预定量，当在所述n个接收数据中，最末尾附近的数据与其它数据不同时，使所述采样时钟提前预定量。

另外，上述括号内的参照符号是为了方便理解而赋予的，仅仅是一个例子，并不限定为图示的方式。

根据本发明，可以使采样时钟的定时与接收数据的定时匹配。

附图说明

图1表示本发明的通信电路的一个实施方式的概要框图。

图2表示本发明的通信电路的一个实施方式的详细框图。

图3表示用于说明本发明中的采样的图。

图4表示用于说明本发明中的采样的图。

图5表示现有的通信电路的一例的结构框图。

图6表示用于说明现有技术的采样的图。

符号说明

12接收数据采样电路

13通信控制电路

14多数表决电路

15接收数据存储寄存器