[发明专利]处理器芯片仿真器

说明书

技术领域

本发明涉及一种处理器芯片仿真器。

背景技术

处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是处理器芯片仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，在功能和性能上均十分接近产品处理器芯片，仿真芯片与仿真器主机配合实现用户程序的仿真运行和各项调试功能。由于仿真器仅在系统产品开发、调试用户程序的阶段使用，对芯片厂商而言其市场需求量要远远小于产品芯片的需求量；如果像产品处理器芯片一样专门流片仿真芯片，昂贵的流片费用分摊到每颗仿真芯片上，会造成仿真器的价格极为高昂，客户不愿购买进而导致无法使用产品芯片，不利于产品芯片的市场推广。因此，近年来处理器芯片厂商在设计制作仿真芯片时，通常都是采用FPGA(Field Programmable Gate Array，现场可编程门阵列)加上针对目标处理器芯片设计的FPGA网表来作为仿真芯片使用的。由于FPGA配合网表只能实现数字逻辑，无法自己产生时钟源信号，因此使用FPGA作为仿真芯片的仿真器中需要由仿真器提供时钟源信号供FPGA仿真芯片使用。

随着处理器芯片结构的日益复杂，其中的时钟应用结构也越来越复杂，很多处理器芯片中处理器核真正工作的时钟频率并不直接是时钟源产生的时钟信号，而是可以通过寄存器的配置使处理器核的工作时钟是时钟源时钟信号的分频信号或倍频信号，也就是通过用户程序对相应寄存器的配置，处理器核的实际工作时钟频率可以是时钟源频率的几分之一或几倍。同样的，在这类处理器芯片仿真器中，仿真芯片需要实现同样的功能，通过用户程序对仿真芯片中相应寄存器的配置，仿真芯片内处理器核的实际工作时钟频率是时钟源频率的几分之一或几倍。分频和倍频是在仿真芯片内完成的，由于结构、设计等原因，分频或倍频后的处理器核时钟信号频率与时钟源信号频率相比并不正好是预期的几分之一或几倍，而往往是会发生一定量漂移的。在采用FPGA实现的仿真芯片中，由于其分频或倍频电路都是采用门阵列单元等效实现，这样的漂移更为明显。

处理器芯片内几乎所有内部信号的时序特性，包括上升沿、下降沿位置、脉冲宽度等都是基于处理器核时钟的，处理器核时钟频率的漂移会导致这些信号时序特性的偏差。在实际产品处理器芯片的应用中，由于这些信号都是内部信号，没有对外引出，也不会发生对外的交互，且它们都是基于处理器核时钟的，这些信号之间是完全同步的，所以这些信号时序的偏差是可以接受的。但是，在处理器芯片仿真器中，为了实现很多仿真调试功能(检测内部信号、替换内部信号等)，仿真器需要介入仿真芯片内很多内部信号过程，跟踪、交互，甚至替换很多仿真芯片内部信号。而仿真器在跟踪、交互、替换仿真芯片内部信号时，是基于对提供给仿真芯片的外部时钟源信号的同步的。这样，由于如上所述的外部时钟源与仿真芯片处理器核实际工作时钟间的频率漂移，基于仿真芯片处理器核实际工作时钟产生的内部信号时序与仿真器对其进行跟踪、交互、替换的信号之间就会产生同步问题。在所述频率漂移较大(FPGA仿真芯片中)或跟踪、交互、替换的信号时间较长(累积效应)时，不同步的现象就会尤为明显，表现为出现稳定性的问题。

发明内容

本发明要解决的技术问题提供一种处理器芯片仿真器，能提高仿真器系统的工作稳定性。

为解决上述技术问题，本发明的处理器芯片仿真器，包括：仿真芯片，时钟源，同步模块和仿真模块；所述仿真芯片内包括时钟处理模块和处理器核；

所述时钟处理模块通过外部时钟输入信号线与所述时钟源连接，接收该时钟源产生的外部时钟信号，并对接收到的外部时钟信号进行分频或倍频处理，产生工作时钟信号；

所述处理器核，通过工作时钟信号线与所述时钟处理模块连接，接收

该时钟处理模块经分频或倍频处理后的工作时钟信号；基于所述工作时钟信号产生各种内部信号，并通过交互信号线组向所述仿真模块输出供仿真模块跟踪以及与仿真模块交互的信号；

所述同步模块，通过工作时钟信号线与所述时钟处理模块连接，接收

该时钟处理模块经分频或倍频处理后的工作时钟信号，对所述工作时钟信号进行同步后产生仿真时钟信号，通过仿真时钟信号线向所述仿真模块输出仿真时钟信号；

所述仿真模块，通过交互信号线组与所述处理器核连接，通过仿真时钟信号线与所述同步模块连接；基于所述仿真时钟信号对交互信号线组上的仿真芯片内部信号进行跟踪，产生并向所述仿真芯片的处理器核输出交互和替换信号。