[发明专利]CMMB比特解交织装置及方法

权利要求书

1.一种CMMB比特解交织装置，其特征在于，包括：

一输入序列缓冲器，用于输入数据的缓存并构造写入单口RAM阵列的数据格式；

一单口RAM阵列，用于存储所述输入序列缓冲器输出的数据，且为输出向量缓冲器提供所需的数据；

一输出向量缓冲器，用于缓存所述单口RAM阵列输出的解交织后的数据；按照低密度奇偶校验码LDPC译码器并行度和工作所要求的数据格式，将缓存的数据构造成低密度奇偶校验码LDPC译码器所需的输入向量格式，为低密度奇偶校验码LDPC译码器提供所需的待译码数据；

一RAM地址生成器，用于生成向所述单口RAM阵列写入数据或从该单口RAM阵列读出数据时所需的对应的地址；

一控制器，控制整个CMMB比特解交织装置和该装置各组成部件的工作。

2.如权利1所述的CMMB比特解交织装置，其特征在于：所述单口RAM阵列由单口RAM构成，总存储容量等于1.02×(Mb×Ib)×width比特位，其中，width为解映射输出软判决数据的位宽，Mb表示块状线性交织器的总行数，Ib表示块状线性交织器的总列数。

3.如权利1或2所述的CMMB比特解交织装置，其特征在于：所述输入数据按照(Mb×Ib)/5间隔写入所述单口RAM阵列，填满该单口RAM阵列Mb×Ib的空间后，依次由所述单口RAM阵列输出；其中，Mb表示块状线性交织器的总行数，Ib表示块状线性交织器的总列数。

4.一种CMMB比特解交织方法，其特征在于，包括如下步骤：

步骤1、在控制器的控制下，将输入数据输入到输入序列缓冲器，并在该输入序列缓冲器中构造写入单口RAM阵列的数据格式；

步骤2、在控制器的控制下，RAM地址生成器生成所述单口RAM阵列的写入地址，在一个时隙内，按照(Mb×Ib)/5间隔，将所述输入序列缓冲器的输出数据写入所述单口RAM阵列；

步骤3、在填满所述单口RAM阵列的Mb×Ib的空间后，根据LDPC译码器的要求，在控制器的控制下，所述RAM地址生成器生成单口RAM阵列向输出向量缓冲器输出数据的地址，所述单口RAM阵列将输出数据送入输出向量缓冲器缓存，输出顺序为依次输出；按照低密度奇偶校验码LDPC译码器并行度和工作所要求的数据格式，所述输出向量缓冲器将缓存的数据构造成低密度奇偶校验码LDPC译码器所需的输入向量格式，为低密度奇偶校验码LDPC译码器提供所需的待译码数据。

5.如权利要求4所述的CMMB比特解交织方法，其特征在于：实施步骤2时，只有在所述单口RAM阵列没有向输出向量缓冲器输出数据的时候，才可以进行所述单口RAM阵列的写操作。

6.如权利要求4所述的CMMB比特解交织方法，其特征在于：实施步骤3时，所述输出向量缓冲器每一次连续为低密度奇偶校验码LDPC译码器提供的数据个数为9216个。