[发明专利]垂直型半导体器件及其制作方法

说明书

技术领域

本发明的实施例涉及一种半导体器件，尤其涉及一种垂直型半导体器件及其制作方法。 

背景技术

在功率管理应用中，为了减小尺寸和成本，将诸如金属氧化物半导体场效应晶体管（MOSFET）、结型场效应晶体管（JFET）等分立的半导体器件或者其他器件与集成电路共同封装在一起已成为主要趋势。在大多数高电压和/或大电流的功率管理应用中通常采用垂直型分立晶体管，例如具有集成肖特基二极管的垂直型功率MOSFET、垂直型JFET或者场效应晶体管（FET）等垂直型功率晶体管，并将该垂直型分立晶体管与其集成控制电路封装在一起，以在减小封装尺寸和节约成本的同时实现良好的功率管理性能。 

具有集成肖特基二极管的垂直型功率MOSFET、JFET、FET或者其他垂直型晶体管的半导体芯片通常包括位于底面的漏极电极或阴极电极，以及位于顶面的栅极电极。在许多电源管理应用中，常将N型垂直型MOSFET用作低侧开关管，这样该垂直型MOSFET的源极电极耦接至最低的电位（例如地），电气负载耦接于漏极电极和较高的电位（例如VDD）之间。当通过调节栅源电压来控制垂直型MOSFET的导通和关断时，源极电压保持相对不变，而漏极电压在高压和低压之间变换。由于漏极电极位于MOSFET芯片的底面，其常常被连接至封装的引线框架。而在实际的大功率器件应用场合，常常将封装的引线框架露出以获得良好的散热性能。引线框架上的高瞬变电压，会导致露出的引线框架成为辐射电磁干扰源并需要电隔离。 

现有的共装解决方案（co-package solution, 即在同一封装中内置控制芯片和垂直型MOSFET)，采用具有底侧漏极的垂直型MOSFET。如前面所述，漏极产生的高瞬变电压会造成EMI和需要电隔离的问题。而且，由于MOSFET的漏极与控制芯片衬底的电压不同，因而不能将它们电连接至同一引线框架。第一种现有技术解决方案采用非导电的环氧树脂将控制芯片附着至引线框架上。这一方案提供了所需的隔离，却影响了散热性能（即将控制芯片所产生的热量耗散出封装的能力）。另一种方案使用一种具有分离引线框架的特殊封装，一部分引线框架位于控制芯片下方，另一部分引线框架与前一部分引线框架分离且隔离，位于MOSFET的下方。这种解决方案增加了封装成本，并使得封装与印制电路板的附着工艺复杂化。 

发明内容

为解决上述技术问题，本发明提供一种垂直型半导体器件，包括：衬底，具有第一表面以及与第一表面相对的第二表面；外延层，位于衬底的第一表面，具有与衬底的第一表面相对的第三表面；源极区和栅极，位于外延层中并邻近第三表面；源极电极，与源极区耦接并与栅极隔离；漏极电极，位于衬底的第二表面；第一栅极电极，制作于衬底的第二表面附近，与衬底隔离；以及深栅极接触，将栅极耦接至第一栅极电极。 

本发明还提供一种垂直型半导体器件的制作方法，包括以下步骤：提供具有第一掺杂类型的衬底，该衬底具有第一表面以及与第一表面相对的第二表面；在衬底的第一表面生长外延层，该外延层具有与第一表面相对的第三表面；在外延层中制作栅极；靠近栅极制作具有第一掺杂类型的源极区；制作源极电极，该源极电极与源极区耦接并与栅极隔离；制作位于衬底第二表面的漏极电极；在衬底的第二表面附近制作与衬底隔离的第一栅极电极；以及制作深栅极接触，该深栅极接触将栅极耦接至第一栅极电极。 

根据本发明实施例的垂直型半导体器件及其制作方法，通过基本上延伸通过垂直型器件芯片厚度的深沟槽接触，将与漏极电极处于同一表面的栅极电极耦接至埋栅区，或者耦接至与源极电极处于同一表面的栅极电极，不仅可以节约成本，在引线框架露出时不需要隔离，而且可降低产生EMI的风险。 

附图说明

结合以下附图阅读本发明实施例的详细描述可以更好地理解本发明。应理解，附图的特征不是按比例绘制的，而是示意性的。为了说明清晰，层和区域的尺寸可被放大。 

图1是根据本发明一实施例的多芯片半导体器件100的结构示意图； 

图2A-2C是根据本发明一实施例的各种垂直型半导体器件的剖视图；

图3A-3D是根据本发明一实施例的垂直型半导体器件在制作过程中的剖视图。

具体实施方式