[发明专利]减小双层前金属介电质层开裂现象的方法

说明书

技术领域

本发明涉及一种改善半导体器件性能的方法，尤其涉及一种防止MOS器件中双层前金属介电质层开裂的方法。

背景技术

随着CMOS技术按摩尔定律而高速发展，当器件的关键尺寸已缩小至90nm之下以后，沉积PMD通常需要采用高密度等离子体化学气相沉积（HDP CVD）形成。该方法是沉积和蚀刻同时进行，其需要较高的等离子体密度以及较大功率的射频电源，通常所用的射频功率为5000瓦以上。

中国专利CN1216407C披露了一种可改善高密度等离子体化学气相沉积法所成形的金属层间介电层均匀度控制不佳的情况的制造方法，首先是在制作有多个内连导线的半导体基底上，共形成一均匀性与附着性俱佳的薄PE-TEOS。而后，以高密度等离子体化学气相法于第一氧化层上形成第二氧化层，并填入那些内连导线间的间隙。最后，再以等离子体增强化学气相沉积法于第二氧化层上形成第三氧化层。根据该发明的方法，不仅可达到极佳的间隙填充效果，还可改善介电层品质不佳的情形。

中国专利CN100454497C涉及一种在半导体基底中填充缝隙的方法。在反应室中提供基底和含有至少一种重氢化合物的气体混合物。使该气体混合物反应而通过同时进行的层沉积和蚀刻在基底上形成材料层。该材料层填充缝隙，使得缝隙内的材料是基本上没有间隙的。该发明包括提供改善沉积速率均匀性的方法。材料在至少一种选自D₂、HD、DT、T₂和TH的气体的存在条件下沉积在表面上。在沉积期间净沉积速率横跨表面具有的偏差程度在其他方面基本上相同的条件下相对于使用H₂沉积发生的偏差程度获得了可测得的改善。

中国专利CN1299358C提供了一种具有双层保护层的镶嵌金属内连线结构，包含有一半导体晶片；一介电层设于该半导体晶片上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一HDPCVD氮化硅层以及一掺杂碳化硅(doped silicon carbide)上层覆于该铜金属导线的上表面。该铜金属导线层的该上表面是在CMP研磨后，以氢气等离子体或氨气(ammonia)等离子体预处理。该高密度等离子体化学气相沉积氮化硅层是利用在350℃下的高密度等离子体化学气相沉积(HDPCVD)法沉积而成。

但是利用HDP方法在形成PMD时，由于其等离子体密度高、功率大以及生长的时间长，在实际生产过程中，会造成对栅极氧化层的损伤，使其漏电流增加，器件的可靠性下降。

为了降低沉积前金属介电质层时等离子体对栅极氧化层的损伤，可采用双层前金属层沉积法，例如，第一层为HDP方法沉积的PSG（磷硅玻璃），第二层为等离子体增强化学气相沉积法（PECVD）沉积的SiO₂，其中HDP PSG中的P主要用来捕获游离于器件中的金属离子。

然而这第一金属介电层和第二金属介电层两种不同性质的薄膜在其界面粘结性能不好，在后续的加工步骤过程中，容易产生开裂的现象。

发明内容

为了缓解或消除双层前金属层介电层之间的开裂现象，本发明提供了一种减小双层前金属介电质层开裂现象的方法，本发明在沉积金属介电层完成之后，原位生长一层过渡层，利用该方法，可消除双层前金属介电质层在两层薄膜之间开裂的现象。

因此，本发明的第一个目的是提供一种减小双层前金属介电质层开裂现象的方法，具体地，该方法步骤包括：

步骤1，提供具有NMOS和/或PMOS区域的衬底，在所述衬底上沉积蚀刻阻挡层；

步骤2，在所述阻挡层上沉积第一金属介电层；

步骤3，在第一金属介电层上原位沉积一层过渡层；

步骤4，在所述过渡层上沉积第二金属介电层；

步骤5，对第二金属介电层进行化学机械研磨至设计要求的厚度；

其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。

本发明的第二个目的是提供一种MOS器件，包括衬底，所述衬底中包含NMOS和/或PMOS区域，在所述衬底上依次沉积有蚀刻阻挡层、第一金属介电层，在所述第一金属介电层上有一层原位生长的过渡层，在所述过渡层上方沉积有第二金属介电层；其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。

本发明上述的方法和MOS器件中，所述第一金属介电层材质优选为磷酸硅玻璃，尤其是高密度等离子体工艺制备的磷硅玻璃（HDP-PSG）。其中，P含量优选为2~8%。