[发明专利]包括外延区域的半导体器件

说明书

技术领域

本发明涉及半导体器件的制造，更具体地说，涉及包括外延区域的半导体器件。

背景技术

半导体工业在追求较高器件密度、较高性能、以及较低成本的较小技术节点处理方面取得进步。用于改进的器件性能的一种处理包括创建用于增强的晶体管器件性能的源极/漏极的外延区域。外延区域提供增强载流子迁移率的应变区域。

然而，问题可能来自生长外延区域的处理。这些问题包括在器件的其他区域上的生长不必要外延材料。例如，栅极叠层的侧壁的暴露可能导致在栅极叠层上的不需要外延生长。由于该生长的形状，该生长的特征可能为“蘑菇形”。

发明内容

根据本发明的一方面提供一种方法，该方法包括：提供基板；在基板上形成与栅极结构邻接的第一隔离材料层，其中，第一隔离材料层包括硅和碳；形成覆盖在第一隔离材料层上的第二隔离材料层；同时蚀刻第一隔离材料层和第二隔离材料层，以分别形成第一隔离层和第二隔离层；以及在与所述第一隔离层和第二隔离层接合的所述基板上形成外延区域。

优选地，该方法进一步包括：在形成第一隔离材料层之前，形成低剂量漏极区域。

优选地，该方法进一步包括：在形成外延区域之后，去除第二隔离层。

优选地，该方法进一步包括：在去除第二隔离层之后，在基板上形成层间电介质(ILD)层，其中，所述ILD层包括与所述第一隔离层接合的界面。

优选地，所述形成所述第一隔离材料层包括：沉积SiCN。

优选地，形成所述第二隔离材料层包括：沉积氮化硅。

优选地，所述同时蚀刻所述第一隔离材料层和所述第二隔离材料层包括：从所述栅极结构的顶面去除所述第一隔离材料层，并且使所述基板的区域暴露，在所述基板的区域中将形成所述外延区域。

优选地，所述栅极结构包括多晶硅。

优选地，所述栅极结构包括覆盖在所述多晶硅上的硬掩模层。

优选地，所述形成所述第一隔离材料层包括形成共形层，所述共形层在形成所述第二隔离材料层之前不被蚀刻。

优选地，该方法进一步包括：从所述基板去除所述栅极结构，其中，所述去除所述栅极结构提供具有由所述第一隔离层材料限定的侧壁的沟槽。

根据本发明的另一方面，本发明提供一种方法，该方法包括：提供半导体基板；在所述半导体基板上形成伪栅极结构；在所述伪栅极结构的侧壁上形成隔离元件衬层，其中，所述隔离元件衬层包括硅和碳；形成与所述隔离元件衬层邻接的主隔离层；在邻近所述隔离元件衬层和所述主隔离层的所述半导体基板上生长外延区域；在生长所述外延区域之后去除所述主隔离层；以及在去除所述主隔离层之后去除所述伪栅极结构，其中，所述去除所述伪栅极结构形成具有由所述隔离元件衬层限定的壁的沟槽。

优选地，所述生长所述外延区域包括：在所述外延区域和所述隔离元件衬层之间创建界面。

优选地，所述形成所述隔离元件衬层包括：形成具有基本L-形的基本均匀厚度的层。

优选地，在所述形成所述主隔离层之前，不蚀刻所述隔离元件衬层。

优选地，该方法进一步包括：在包括栅极电介质和包含有金属的电极的所述沟槽中形成栅极结构以及，其中，所述栅极结构具有与所述隔离元件衬层接合的界面。

根据本发明的再一方面，本发明提供一种器件，该器件包括：半导体基板；栅极结构，在所述半导体基板上；外延区域，设置在所述半导体基板上并且邻近所述栅极结构；隔离元件，具有基本均匀的厚度，与所述栅极结构邻接，并且具有与所述外延区域接合的至少一个界面；以及层间电介质层，在所述基板上，并且覆盖在所述隔离元件上。

优选地，所述隔离元件包括硅和碳。

优选地，所述外延区域是硅锗外延和硅外延中的至少一个。

优选地，所述基本均匀的厚度小于约100埃。

附图说明

当读取附图时，本披露的多个方面可以从以下详细说明最好地理解。需要强调的是，根据工业中的标准实践，多种特征不按比例绘制。事实上，为了论述清楚起见，多种特征的尺寸可以任意增加或减小。

图1是示出根据本披露的一个或多个方面的方法的实施例的流程图。

图2-图6是与图1的方法的步骤对应的半导体器件的实施例的横截面图。

图7是根据本披露的一个或多个方面的半导体器件的实施例的横截面图。

图8是示出根据本披露的一个或多个方面的方法的实施例的流程图。

图9至图17是与图8的方法的步骤对应的半导体器件的实施例的横截面图。