[发明专利]一种多通道多相滤波器中的缓存处理装置

说明书

技术领域

本发明涉及滤波器领域，特别是一种多通道多相滤波器中的缓存处理装置。

背景技术

在时分同步码分多址接入(Time Division-Synchronous Code Division Multiple Access，TD-SCDMA)系统中，基带速率为1.28M，通道较多。例如，2天线F频段12载波，总共有2*12*2＝48个通道；8天线A频段9载波，总共有8*9*2＝144个通道，一般通道的个数都是24或48的整数倍。

现场可编程门阵列(Field-Programmable Gate Array，FPGA)在选用中高端平台时，将工作频率设置为245.76M，以48通道为基本单元；在选用低端平台时，将工作频率设置为122.88M，以24通道为基本单元。上述两种情况，架构相同，只是通道个数不同。下面以第一种情况为例进行详细说明。

由于信号基带速率较低，需要内插到61.44M，再进行多载波合并。因此，信号需要内插61.44M/1.28M＝48倍，采用脉动滤波器(4倍内插)+梳妆滤波器(12倍内插)的结构，其中，脉动滤波器选用128阶，内插4倍，故有4相，4相分时处理，因此，每相包括128/4＝32阶，32阶串联，每阶包括一个块随机存取存储器(Block Random Access Memory，BRAM)和一个数字信号处理(Digital Signal Processing，DSP)模块，则一个BRAM对应一个DSP模块，32阶总共需要32个BRAM。

基带速率为1.28M，48个通道，内插4倍，要求DSP模块的处理能力为1.28*48*4＝245.76M，将工作频率设置为245.76M，则DSP模块的处理能力得到完全利用。BRAM的输出端口包括第一端口和第二端口，其中，第一端口用于向连接的DSP模块输出数据，第二端口用于产生控制逻辑及系数。在对BRAM的利用上存在如下缺点：(1)为了与4相不同的系数相乘，第一端口向DSP模块输出的数据每隔4个时钟周期才变化一次，存在时间冗余；(2)第二端口用于产生的控制逻辑只是些地址信息，并不复杂，同时产生的系数也是固定不变的。因此，采用一个BRAM对应一个DSP，将利用较多的BRAM，但并未充分利用每一个BRAM，造成BRAM资源的浪费。

发明内容

本发明实施例提供一种多通道多相滤波器中的缓存处理装置，用以充分利用每一个BRAM，从而减少BRAM的使用数量，节省BRAM资源。

本发明实施例提供的一种多通道多相滤波器中的缓存处理装置包括：一个控制模块、一个BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器，其中，

所述控制模块，用于控制所述BRAM的两个输出端口顺序输出数据；

所述BRAM，用于在所述控制模块的控制下，通过两个输出端口顺序向所有寄存器输出数据；

所述触发模块，用于触发每个寄存器以及第一级DSP模块工作；

每个寄存器，用于在被所述触发模块触发时存储所述BRAM输出的数据；

每个系数存储器，用于存储设定系数；

每级DSP模块，用于在被触发时，将从自身对应的寄存器获取的数据与从自身对应的系数存储器获取的设定系数相乘，然后进行数字化处理，且在自身不是最后一级DSP模块时，触发下一级DSP模块工作。

本发明实施例提供的一种多通道多相滤波器包括上述实施例中的装置。

通过以上技术方案可知，本发明实施例中的多通道多相滤波器中的缓存处理装置包括一个控制模块、一个BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器。在本发明实施例中，BRAM的两个输出端口都用于向DSP模块输出数据，将系数存储于独立的系数存储器中，实现时只消耗逻辑资源；利用外加的若干个寄存器存储BRAM输出端口输出的数据，以供多相处理，此时，BRAM的每个输出端口可以为多个DSP模块提供缓存服务。因此，本发明实施例中，一个BRAM对应若干个DSP模块，使得BRAM得到充分利用，从而减少BRAM的使用数量，节省BRAM资源。

附图说明

图1为本发明装置实施例的结构示意图；

图2为图1中控制模块和BRAM的局部示意图；

图3为图1中触发模块、寄存器、系数存储器及DSP模块的局部示意图。