[发明专利]一种测试用集成电路

说明书

技术领域

本发明涉及一种集成电路结构，特别是涉及一种可提高空间利用率的测试用集成电路。

背景技术

在晶片制作完成后、切割封装前，常用一种晶片接受度测试(WaferAcceptance Testing，WAT)的方法，来量测晶片上的半导体元件的成品率。此方法为，在晶片的管芯(die)周围，也就是镜片上具有多个相互平行于垂直的切割道(Scribe line)上，会特别提供多个测试键(Testkey)。这些测试键会再经由焊垫(Pad)来电学连接至外部的电路或探测卡(Probe card)的探针(Probe)来进行测试工作，以监控各阶段工艺的优劣。通常，一般在管芯上形成的元件结构主要是用来参与逻辑运算或是记忆功能，而在切割道上也会同时形成相似的元件结构，作为测试用途的测试键。

一般来说，为保证探测卡探针的最小针间距，切割道的测试电路的测试点的间距相对于生产工艺来说都比较大。由于切割道的测试电路一般都放置于测试焊垫下，现有技术中测试焊垫的间距也都比较大，如图1所示。由于测试焊垫(A、B、C)的间距较大，则需要更多的地方来放置测试电路，这样实际电路的面积就变小了，造成集成电路空间的浪费。

综上所述，可知先前技术存在由于测试焊盘间距大造成集成电路空间浪费的问题，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术的上述问题，本发明的主要目的在于提供一种测试用集成电路，其在保证探针的最小间距不变的情况下，将不同组测试焊垫交错放置，使测试焊垫专用的面积减小，从而使实际电路的空间增多，提高了集成电路的空间利用率。

为达上述及其它目的，本发明提供一种测试用集成电路，位于晶片的切割道区，该测试用集成电路包括多组测试焊垫，其中，不同组测试焊垫交错放置，每个测试焊垫组的测试焊垫的间距至少为探针的最小间距。

进一步地，不同组测试焊垫的测试焊垫之间为等间距。

进一步地，不同组测试焊垫的测试焊垫之间的间距至少为集成电路的最小安全距离。

与现有技术相比，本发明一种测试用集成电路，其通过将不同组的测试焊垫交错放置，在保证探针的最小间距不变的情况下，减小了测试焊垫专用的面积，从而使实际电路的空间增多，提高了集成电路的空间利用率。

附图说明

图1为现有技术中一种测试用集成电路的结构示意图；

图2为本发明一种测试用集成电路之一较佳实施例的结构示意图；

图3为本发明一种测试用集成电路之另一较佳实施例的结构示意图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图2为本发明一种测试用集成电路之第一较佳实施例的结构示意图。如图1所示，本发明之测试用集成电路位于晶片的切割道区，其包括多组测试焊垫(Ai，Bi，Ci)，不同组测试焊垫交错放置，而每组测试焊垫的间距至少为探针的最小间距，探测卡的探针一次性压在Ai/Bi/Ci测试焊垫上，Ai+1/Bi+1/Ci+1为另一测试焊垫组，Ai与Ai+1，Bi与Bi+1，Ci与Ci+1的间距为集成电路的最小安全距离，测试电路仍然放在测试焊垫下，这样，测试焊垫所专用的面积就小很多，从而实际电路空间就多一些，集成电路的空间利用率有所提高。以本发明第一较佳实施例为例，其包含四组测试焊垫，第一组测试焊垫为A1，B1，C1，第二组测试焊垫为A2，B2，C2，第三组测试焊垫为A3，B3，C3，第四组测试焊垫为A4，B4，C4，测试焊垫A2、A3、A4放置在A1与B1之间，测试焊垫B2、B3、B4放置在B1与C1之间，其中，测试焊垫A1/B1/C1的间距至少为探针的最小间距，测试焊垫A2/B2/C2也即如此，而测试焊垫A1/A2/A3/A4，B1/B2/B3/B4，C1/C2/C3/C4的间距至少为集成电路的最小安全距离。