[发明专利]静电放电保护装置

说明书

技术领域

本发明涉及一种静电放电(Electrostatic Discharge，ESD)保护装置，且特别是涉及一种具有半导体集成电路的静电放电保护装置。

背景技术

静电放电起因于短时间内(一般在100纳秒nanosecond之内)的高压放电所引进的强大电流脉冲。集成电路及半导体元件对于静电放电相当敏感。尤其是在元件安装时，因为人类或机器碰触接脚，常使强大电流脉冲通过集成电路，而导致元件失效。因此有需要提供集成电路有效的静电放电保护装置。

硅控整流器(Silicon Controlled Rectifier，SCR)是一种芯片式(on-chip)的半导体静电放电保护装置；由于具有关键尺寸小、电流的汲取/供应能力(current sinking/sourcing capacity)强、低导通阻抗(turn-on impedance)、低消耗功率(power dissipation)以及高散热效率等特性。因此，是目前业界所广为采用的静电放电保护装置之一。

然而，硅控整流器仍有高启动电压(trigger voltage)，而无法即时启动，来保护集成电路的问题。因此在实际运用上，硅控整流器通常还必须搭配其他，例如二极管或扩散电阻(diffusion resistor)，等次级保护元件，以提供集成电路有效的静电放电保护。也因此使集成电路的整体布局尺寸(lay-out size)无法降低，也使集成电路的制作工艺相对复杂化，进而增加制造成本。

因此有需要提供一种先进的半导体集成电路静电放电保护装置，解决现有技术所面临的问题。

发明内容

本发明的目的在于提供一种静电放电保护装置，以解决上述问题。

为达上述目的，本发明提供一种静电放电保护装置包括：基材、第一阱区、第一掺杂区、第二掺杂区以及外延层。第一阱区位于基材中，具有第一电性。第一掺杂区具有第一电性，位于第一阱区之中。第二掺杂区具有第二电性，位于第一阱区之中。外延层，位于基材中，具有彼此分隔的第三掺杂区和第四掺杂区，第三掺杂区具有第一电性，第四掺杂区具有第二电性。其中，第一掺杂区、第一阱区和第三掺杂区之间具有一第一双极晶体管等效电路；第二掺杂区、第一阱区和第四掺杂区之间具有一第二双极晶体管等效电路；且第一双极晶体管等效电路和第二双极晶体管等效电路，具有相异的多数载流子(majority carrier)。

在本发明的一实施例之中，外延层还包括第一分隔区，用来分隔第三掺杂区、第四掺杂区以及基材，且第一分隔区的掺杂浓度，实质小于第四掺杂区的掺杂浓度。在本发明的一实施例之中，第一分隔区具有第二电性，且具有实质大于等于0的掺杂浓度。在本发明的一实施例之中，外延层由硅锗(SiGe)外延材质所构成。

在本发明的一实施例之中，第一电性为N型，第二电性为P型。第一双极晶体管等效电路是一NPN双极晶体管等效电路；第二双极晶体管等效电路是一PNP双极晶体管等效电路。在本发明的一实施例之中，第二掺杂区由硅锗外延材质所构成。

在本发明的一实施例之中，第一掺杂区和第二掺杂区包含于一碳化硅(SiC)掺杂外延层所构成；且此碳化硅掺杂外延结构还包括一个第二分隔区，用来分隔第一掺杂区、第二掺杂区以及第一阱区，且第二分隔区的掺杂浓度实质小于第一掺杂区的掺杂浓度。在本发明的一实施例之中，第二分隔区具有N型电性，且具有实质大于等于0的掺杂浓度。

在本发明的一实施例之中，静电放电保护装置还包括位于基材中，具有第二电性的第二阱区；且外延层位于第二阱区中。其中，第一分隔区用来分隔第三掺杂区、第四掺杂区以及第二阱区。在本发明的一实施例之中，第一电性为N型，第二电性为P型；第一电性为N型，第二电性为P型。第一双极晶体管等效电路是一NPN双极晶体管等效电路；第二双极晶体管等效电路是一PNP双极晶体管等效电路。

在本发明的一实施例之中，外延层由碳化硅所构成。其中，第一电性为P型，第二电性为N型；第一双极晶体管等效电路是一PNP双极晶体管等效电路；第二双极晶体管等效电路是一NPN双极晶体管等效电路。在本发明的一实施例之中，第二掺杂区由碳化硅外延材质所构成。

在本发明的一实施例之中，第一掺杂区和第二掺杂区包含于一硅锗外延层中；且此硅锗外延层还包括一第二分隔区，用来分隔第一掺杂区、第二掺杂区以及第一阱区，且第二分隔区的掺杂浓度实质小于第一掺杂区的掺杂浓度。其中，第二分隔区具有P型电性，且具有实质大于等于0的掺杂浓度。