[发明专利]一种记忆装置及产生程序化偏压脉冲的方法和集成电路

说明书

技术领域

本发明涉及一种快闪记忆体技术，特别是涉及一种在以区块适合应用于高密度的快闪记忆体技术。

背景技术

快闪记忆体中是非挥发集成电路记忆体技术中的一种。传统的快闪记忆体是使用浮动栅极记忆胞。另一种型态的快闪记忆体记忆胞被称为电荷捕捉记忆胞，其使用一介电电荷捕捉层取代浮动栅极。

典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及藉由一电荷储存结构而与通道分离的栅极，其中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)、与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，穿隧介电层则由氧化硅(O)形成，电荷储存层由氮化硅形成(N)，阻障介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。

储存于一快闪记忆装置中的资料是由控制捕捉于其电荷捕捉结构中的电荷数量的方式进行。所储存的电荷数量会设定在一快闪记忆装置中记忆胞的临界电压，其允许其中的资料被读取。

当低电压应用中的目标临界电压值规范变的更紧密时，且在每个记忆胞中储存多个位元的应用中，如何精确地控制程序化操作时储存于一目标记忆胞的电荷数量就变得很困难，并且同时需要防止此记忆胞中所储存的电荷在程序化和抹除操作时不会干扰到其他记忆胞。

因此，需要提供一种新的快闪记忆体技术以对快闪记忆体中所储存的电荷具有更佳的控制能力。

发明内容

本发明的目的在于，克服现有的快闪记忆体技术存在的缺陷，而提供一种新的记忆装置及产生程序化偏压脉冲的方法和集成电路，所要解决的技术问题是使其能够改善边界及抑制干扰，能够对快闪记忆体中所储存的电荷具有更佳的控制能力，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆装置，其包含：多个感测节点及参考节点；多个记忆胞串列，每一个串列安排连接介于对应的感测节点与参考节点之间，且包括一串列选择切换开关以选择性地连接该串列至对应的位元线；多条字元线及至少一条串列选择线，字元线与该多个记忆胞串列中对应的记忆胞耦接且该至少一条串列选择线与对应的串列选择切换开关耦接；以及逻辑与电路，和该多条字元线、该至少一条串列选择线、该多条位元线及该参考节点耦接，以程序化一选取串列中一记忆胞的一选取字元线以建立一程序化记忆胞临界电压在一目标临界电压内，该逻辑与电路组态为施加一程序化偏压脉冲，其包括：施加一程序化电压至该选取字元线及通过电压至该多条字元线中的其他字元线，该程序化电压及至少一通过电压于该程序化偏压脉冲的一初始阶段中具有一第一大小，并在后续阶段中转变至各自的一第二大小；施加一位元线电压至与该所选取串列对应的感测节点及一参考电压至与该所选取串列对应的该参考节点；及施加一串列选择电压至该至少一条串列选择线，该位元线电压及该串列选择线电压是用来在该程序化偏压脉冲的该初始阶段中开启该串列选择切换开关，并在该后续阶段中关闭该串列选择切换开关或是降低该串列选择切换开关的导电率。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆装置，其中该逻辑与电路组态为执行一验证步骤，包括判断该选取记忆胞是否具有一程序化记忆胞临界电压在一目标临界电压内，且假如该选取记忆胞具有一验证失败数目没有超过一临界重试数目上限，则增加该程序化电压及该通过电压之一或两者的该第二大小一个对应的程序化电压增幅及通过电压增幅，并且之后重新施加一程序化偏压脉冲。

前述的记忆装置，其中该增加包含增加该程序化电压的该第二大小一个程序化电压增幅，及增加至少一条字元线上的该通过电压的该第二大小一个通过电压增幅，其中该通过电压增幅大于该程序化电压增幅。

前述的记忆装置，其中在该初始阶段中，位元线电压设定为一程序化偏压准位Vbl1，该串列选择偏压被升至Vssl1，其中Vssl1-Vbl1是大于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第一大小，且在该后续阶段时该位元线电压增加而该串列选择偏压减少使得Vssl1-Vbl1是小于该串列选择切换开关的临界电压，且之后该程序化电压及该通过电压增加至各自的该第二大小。

前述的记忆装置，其中该多个记忆胞串列是安排成与非门串列。