[发明专利]一种现场可编程门阵列逻辑在线加载的方法和装置

说明书

技术领域

本发明涉及嵌入式系统领域，尤其涉及一种现场可编程门阵列逻辑在线加载的方法和装置。

背景技术

现行的现场可编程门阵列(Field-Programmable Gate Array，FPGA)常用的逻辑加载方法有三种：JTAG加载、串行加载和并行加载。JTAG加载一般只在逻辑调试过程中使用，串行加载和并行加载则主要用在FPGA的逻辑在线加载中。对FPGA逻辑在线加载的好处是能随时随地对FPGA进行远程操作和逻辑升级。

并行加载和串行加载各有优缺点。并行加载的优点是加载速度较快，缺点是需要主配置芯片要有足够多的管脚资源，在有些情况下系统并不能满足此项要求。串行加载的缺点是加载速度慢，优点是所需主配置芯片的管脚较少。

在串行加载方式中，一般主配置芯片都是CPU，使用CPU的通用输入/输出(General Purpose Input/Output，GPIO)管脚来模拟FPGA的串行加载信号对FPGA逻辑进行加载，这种CPU模拟的串行加载数据时钟较慢，加载逻辑所需时间很长，给用户带来的体验感较差。

发明内容

本发明要解决的技术问题是提供一种现场可编程门阵列逻辑在线加载的方法和装置，能够减少FPGA逻辑在串行加载过程中所需时间。

为解决上述技术问题，本发明的一种现场可编程门阵列逻辑在线加载的方法，包括：

主配置芯片将现场可编程门阵列(FPGA)的逻辑加载数据通过并行数据总线发送给与所述主配置芯片相连的可编程逻辑器件；

所述可编程逻辑器件在通过并行数据总线接收到并行的逻辑加载数据后，将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并向所述FPGA发送串行加载时钟。

进一步地，所述可编程逻辑器件与外部晶振相连，接收所述外部晶振的外部高速时钟，根据所述外部高速时钟将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并且，所述可编程逻辑器件是根据所述外部高速时钟产生高速串行加载时钟作为发送给所述FPGA的串行加载时钟。

进一步地，所述可编程逻辑器件是在向所述FPGA发送所述串行的逻辑加载数据时，向所述FPGA发送所述高速串行加载时钟，并且，在向所述FPGA发送所述串行的逻辑加载数据前以及每次发送串行的逻辑加载数据的间隔时间内，将时钟信号置为恒定电平状态。

进一步地，还包括：

所述主配置芯片在向所述可编程逻辑器件发送所述逻辑加载数据前，向所述可编程逻辑器件发送命令，通知所述可编程逻辑器件准备开始FPGA逻辑在线加载；

所述可编程逻辑器件在接收到所述主配置芯片的命令后，向所述FPGA发送逻辑加载命令，通知所述FPGA准备进行逻辑加载，并采集FPGA传送过来的加载状态信号；

所述主配置芯片在向所述可编程逻辑器件发送命令后，访问所述可编程逻辑器件，读取FPGA的加载状态信号，在发现所述FPGA已准备就绪时，向所述可编程逻辑器件发送所述逻辑加载数据。

进一步地，还包括：

所述主配置芯片在将所述逻辑加载数据发送给所述可编程逻辑器件后，访问所述可编程逻辑器件，读取FPGA的加载状态信号，判断FPGA逻辑加载是否成功，如果逻辑加载失败，则重新开始FPGA逻辑在线加载。

进一步地，一种现场可编程门阵列逻辑在线加载的装置，包括：通过并行数据总线相连接的主配置芯片和可编程逻辑器件，其中：

所述主配置芯片，用于将现场可编程门阵列(FPGA)的逻辑加载数据通过并行数据总线发送给与所述主配置芯片相连的可编程逻辑器件；

所述可编程逻辑器件，用于在通过并行数据总线接收到所述并行的逻辑加载数据后，将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并向所述FPGA发送串行加载时钟。

进一步地，还包括外部晶振，所述外部晶振与所述可编程逻辑器件相连，其中：

所述外部晶振，用于向所述可编程逻辑器件发送外部高速时钟；

所述可编程逻辑器件，具体用于接收所述外部晶振的外部高速时钟，根据所述外部高速时钟将所述并行的逻辑加载数据转换为串行的逻辑加载数据发送给FPGA，并且，所述可编程逻辑器件是根据所述外部高速时钟产生高速串行加载时钟作为发送给所述FPGA的串行加载时钟。