[发明专利]一种半导体器件

说明书

技术领域

本发明涉及半导体器件，具体而言涉及一种具有测试元件的衬垫下器件(DUP)。

背景技术

随着半导体器件尺寸的日益缩小，为了更高效地利用芯片的面积以实现更大的电路元件密度，一种可行的方式是在半导体器件的焊盘(bonding pad)下方制作电路或器件，这样的电路或器件被称为衬垫下电路(CUP：Circuit Under Pad)或衬垫下器件(DUP：Device Under Pad)。

当前半导体制造的工艺节点已经达到65nm及以下，半导体器件中的隔离层的材料通常为具有低介电常数的材料。然而，相比半导体器件中的其它部分所采用的刚性材料，具有低介电常数的材料具有较低的弹性模量以及较差的附着性。因此，在半导体器件的封装或者后处理过程中，由于应力的作用，形成在半导体器件上的衬垫可能会发生变形，从而对衬垫下方的半导体器件造成损伤。

因此，需要一种具有测试元件的衬垫下器件，以有效检测上述损伤的程度。

发明内容

针对现有技术的不足，本发明提供一种具有测试元件的衬垫下器件，包括：衬垫和位于所述衬垫下方的半导体器件，其特征在于，所述测试元件由四块多晶硅电阻构成，其中：

两块电阻值相同的第一多晶硅电阻和第四多晶硅电阻位于所述衬垫下方所覆盖范围之内，另两块电阻值相同的第二多晶硅电阻和第三多晶硅电阻位于所述衬垫下方所覆盖范围之外；

所述四块多晶硅电阻构成一具有两个支路的并联电路；

所述并联电路的第一支路由所述位于所述衬垫下方所覆盖范围之内的第一多晶硅电阻和所述位于所述衬垫下方所覆盖范围之外的第二多晶硅电阻依次串联构成；

所述并联电路的第二支路由所述位于所述衬垫下方所覆盖范围之外的第三多晶硅电阻和所述位于所述衬垫下方所覆盖范围之内的第四多晶硅电阻依次串联构成。

进一步，当一应力作用于所述衬垫下器件时，所述第一多晶硅电阻和第四多晶硅电阻的电阻值偏离其本身固有的电阻值一定的数值。

进一步，所述电阻值偏离数值的大小与所述第一和第四多晶硅电阻本身固有的电阻值的大小无关。

进一步，所述电阻值偏离数值的大小与所述应力的大小呈线性关系。

进一步，所述应力包括实施引线键合封装时作用于所述衬垫下器件的应力。

进一步，所述多晶硅电阻由掺杂硼的多晶硅构成。

进一步，所述多晶硅电阻与所述半导体器件的一部分同时形成。

根据本发明，通过所述衬垫下器件中的测试元件所测量得到的所述电阻偏离值的大小可以精确地表征作用于所述衬垫下器件的应力的大小。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为本发明提出的具有测试元件的衬垫下器件(DUP)中的所述测试元件的工作原理图；

图1B为本发明提出的具有测试元件的衬垫下器件(DUP)的剖面图；

图1C为所述测试元件对应于图1B的俯视图；

图2为所述测试元件中的多晶硅电阻的电阻值偏离其本身固有的电阻值的大小与所述作用于衬垫下器件(DUP)的应力的大小之间的关系示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的具有测试元件的衬垫下器件(DUP)。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。