[发明专利]与CMOS逻辑工艺兼容的非挥发性记忆体阵列及操作方法

说明书

技术领域

本发明涉及一种非挥发性记忆体阵列及操作方法，尤其是一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列及操作方法，属于集成电路的技术领域。

背景技术

对于片上系统(SoC)应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。

通常对于非挥发性记忆体模快，因有很多个记忆体的单细胞组成；要做小记忆体模快芯片，通常用不同的方法把记忆体的单细胞进行不同的阵列组和，把记忆体的各个单细胞间，尽可能的共同分亨相同的部分使要做小记忆体模快芯片做小。

非挥发性记忆体(NVM)工艺和传统的逻辑工艺是不一样的。非挥发性记忆体(NVM)工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列及操作方法，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，安全可靠。

按照本发明提供的技术方案，所述与CMOS逻辑工艺兼容的非挥发性记忆体阵列，包括由若干记忆体细胞组成的行记忆体细胞群组及列记忆体细胞群组；记忆体细胞位于所述半导体基板内的上部，所述记忆体细胞包括PMOS访问晶体管、NMOS编程晶体管及NMOS控制电容；所述PMOS访问晶体管、NMOS编程晶体管与NMOS控制电容间通过半导体基板内的领域介质区域相互隔离；所述记忆体细胞通过半导体基板内的第二N型区域及所述第二N型区域上方的第三N型区域与半导体基板隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、NMOS编程晶体管及NMOS控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，所述侧面保护层覆盖浮栅电极侧壁；

行记忆体细胞群组中对应NMOS控制电容的NMOS控制电容源极区、NMOS控制电容漏极区均与相应的导电字线电极WL相连；列记忆体细胞群组中对应NMOS控制电容的第二P型区域均与导电字线WLPW相连；列记忆体细胞群组中对应PMOS访问晶体管的PMOS访问晶体管源极区均与相应的导电位线电极BL，列记忆体细胞群组中对应PMOS访问晶体管的PMOS访问晶体管漏极区均与相应的导电位线电极BY相连；列记忆体细胞群组中对应PMOS访问晶体管的第一N型区域均与导电位线N阱电极BLNW相连；列记忆体细胞群组中对应NMOS编程晶体管的NMOS编程晶体管源极区、NMOS编程晶体管漏极区及第三P型区域均与相应的导电编程线电极P相连，以连接成所需的非挥发性记忆体阵列。

所述半导体基板为P型导电类型基板，所述半导体基板的材料包括硅。所述栅介质层的材料包括二氧化硅。

所述浮栅电极的包括导电多晶硅。所述侧面保护层为氮化硅或二氧化硅。

一种与CMOS逻辑工艺兼容的非挥发性记忆体阵列操作方法，所述非挥发性记忆体阵列包括由若干记忆体细胞构成的行记忆体细胞群组及列记忆体细胞群组；对非挥发性记忆体阵列的操作方法包括数据写入操作、数据读取操作及数据擦除操作；

选取行记忆体细胞群组与相应列记忆体细胞群组交叉确定的记忆体细胞，并将第一操作偏压、第二操作偏压、第三操作偏压、第四操作偏压、第五操作偏压及第六操作偏压分别施加在与所述交叉确定记忆体细胞相连的导电字线电极WL、导电字线WLPW，导电位线电极BL、导电位线电极BY、导电位线N阱电极BLNW及导电编程线电极P上，且将半导体基板置位第七操作偏压；

将第八操作偏压、第九操作偏压、第十操作偏压、第十一操作偏压、第十二操作偏压及第十三操作偏压分别施加在非挥发性记忆体阵列中除与上述交叉确定记忆体细胞相连的导电字线电极WL、导电字线WLPW，导电位线电极BL、导电位线电极BY、导电位线N阱电极BLNW及导电编程线电极P上，且第十二操作偏压与第五操作偏压始终保持相等；