[发明专利]具有熔丝电路的半导体集成电路和熔丝电路的驱动方法

权利要求书

1.一种半导体集成电路，包括：

熔丝，所述熔丝连接在第一节点与第二节点之间；

第一驱动器，所述第一驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压；

第二驱动器，所述第二驱动器被配置成响应于所述熔丝感测信号在熔丝感测时间段的初始时间段内上拉所述第二节点的电压；

传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断；以及

第三驱动器，所述第三驱动器被配置成响应于所述传感器的输出信号和所述熔丝感测信号而在所述熔丝感测时间段的所述初始时间段之后将所述第二节点驱动到比所述第二驱动器的上拉电压电平更低的电压电平。

2.一种半导体集成电路，包括：

熔丝，所述熔丝连接在第一节点与第二节点之间；

第一驱动器，所述第一驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压；

第二驱动器，所述第二驱动器被配置成响应于所述熔丝感测信号在熔丝感测时间段的初始时间段内上拉所述第二节点的电压；

传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断；以及

第三驱动器，所述第三驱动器被配置成响应于所述传感器的输出信号和所述熔丝感测信号而在所述熔丝感测时间段的所述初始时间段之后朝着接地电压来驱动所述第二节点。

3.一种半导体集成电路，包括；

熔丝，所述熔丝连接在第一节点与第二节点之间；

初始化驱动器，所述初始化驱动器被配置成响应于熔丝感测信号在初始化时间段内下拉所述第一节点的电压；

脉冲发生器，所述脉冲发生器被配置成接收所述熔丝感测信号，并产生在熔丝感测时间段的初始时间段被使能的熔丝感测脉冲；

上拉驱动器，所述上拉驱动器被配置成响应于所述熔丝感测脉冲来上拉所述第二节点的电压；

传感器，所述传感器被配置成响应于所述第一节点的电压来判断所述熔丝是否被熔断；

逻辑运算器，所述逻辑运算器被配置成对所述传感器的输出信号和所述熔丝感测信号执行逻辑运算；以及

接地电压驱动器，所述接地电压驱动器被配置成响应于所述逻辑运算器的输出信号朝着接地电压来驱动所述第二节点。

4.如权利要求3所述的半导体集成电路，其中，所述初始化驱动器包括：

第一NMOS晶体管，所述第一NMOS晶体管包括与接地电压端子连接的源极、与所述第一节点连接的漏极、以及接收所述熔丝感测信号的栅极。

5.如权利要求3所述的半导体集成电路，其中，所述传感器包括：

第一反相器，所述第一反相器包括与所述第一节点连接的输入端子，且被配置成输出所述传感器的输出信号；以及

第二反相器，所述第二反相器被配置成接收所述传感器的输出信号，并且包括与所述第一节点连接的输出端子。

6.如权利要求3所述的半导体集成电路，其中，所述脉冲发生器包括：

延迟器，所述延迟器被配置成将所述熔丝感测信号延迟一延迟时间并输出延迟信号；

第三反相器，所述第三反相器被配置成接收所述延迟器的输出信号；

或非门，所述或非门被配置成接收所述第三反相器的输出信号和所述熔丝感测信号；以及

第四反相器，所述第四反相器被配置成接收所述或非门的输出信号并输出所述熔丝感测脉冲。

7.如权利要求3所述的半导体集成电路，其中，所述上拉驱动器包括：

PMOS晶体管，所述PMOS晶体管包括与电源电压端子连接的源极、与所述第二节点连接的漏极、以及接收所述熔丝感测脉冲的栅极。

8.如权利要求3所述的半导体集成电路，其中，所述逻辑运算器包括：

第五反相器，所述第五反相器被配置成接收所述熔丝感测信号；

与非门，所述与非门被配置成接收所述传感器的输出信号和所述第五反相器的输出信号；以及

第六反相器，所述第六反相器被配置成接收所述与非门的输出信号。

9.如权利要求3所述的半导体集成电路，其中，所述接地电压驱动器包括：

第二NMOS晶体管，所述第二NMOS晶体管包括与接地电压端子连接的源极、与所述第二节点连接的漏极、以及接收所述逻辑运算器的输出信号的栅极。