[发明专利]形成半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及形成半导体器件的方法。

背景技术

随着集成电路的制作向超大规模集成电路(ULSI)发展，其内部的电路的特征尺寸越来越小，密度越来越大，所含元件数量不断增加。铜凭借其优异的导电性，以成为集成电路技术领域中互连集成技术的解决方案之一。

在后段工序(BEOL)的铜互连工艺中，由于铜互连线之间间距逐渐缩小，且用于隔离铜互连线之间的层间介电层(IMD)越来越薄，因此导致铜互连线之间可能会发生不利的相互作用或串扰。降低中间介电层的介电常数k，可以解决串扰问题，并且还能够有效地降低互连的电阻电容(RC)延迟。因此，在深亚微米技术中，低k材料和超低k材料已越来越多地用于铜互连工艺。

目前的铜互连工艺通常是先形成低k材料或超低k材料的层间介电层，然后在层间介电层中形成通孔和沟槽，最后在通孔和沟槽内填充金属铜来形成铜互连线。然而，上述工艺通常包括干法刻蚀步骤、湿法刻蚀步骤、化学机械研磨步骤等等，这些步骤均会对层间介电层产生损害，而影响其介电常数，进而带来串扰问题和RC延迟问题。

因此，需要一种形成铜互连线的方法，以解决现有技术中存在的上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决现有技术中存在的问题，本发明提供了一种形成半导体器件的方法，所述方法包括：在半导体衬底上形成铜金属互连线；以及在所述半导体衬底上未被所述铜金属互连线覆盖的区域形成层间介电层，所述层间介电层是由低k材料或超低k材料形成的。

优选地，在所述半导体衬底上形成所述铜金属互连线的步骤包括：在所述半导体衬底上形成Cu₃N材料层；在所述Cu₃N材料层上形成掩膜层；以所述掩膜层为掩膜对所述Cu₃N材料层进行刻蚀，以形成Cu₃N材料的互连线图形；以及在包含还原性气体的退火氛围中对所述Cu₃N材料的互连线图形进行退火，以形成所述铜金属互连线。

优选地，所述还原性气体为氢气。

优选地，所述退火氛围中还包括5％-20％的氮气。

优选地，所述退火工艺的退火温度低于400℃。

优选地，所述退火工艺为快速热退火。

优选地，所述快速热退火的退火温度为150℃-300℃。

优选地，所述快速热退火的退火时间为5分钟到2小时。

优选地，所述Cu₃N材料层是由化学气相沉积法或原子层沉积法形成的。

优选地，所述层间介电层是采用旋涂法形成的。

优选地，所述铜金属互连线的外表面还形成有阻挡晶种层。

优选地，所述层间介电层的上表面低于所述铜金属互连线的上表面。

根据本发明的方法通过在铜金属互连线之后再形成低k材料和超低k材料形成的层间介电层来避免层间介电层受到损伤而影响其介电常数，进而避免给半导体器件带来串扰问题和RC延迟问题。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1E是根据本发明一个实施例形成半导体器件过程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图1A-1E是根据本发明一个实施例形成半导体器件过程中各步骤所获得的器件的剖视图。下面将结合附图来说明本发明提供的方法的原理。