[发明专利]嵌入逻辑电路的分离栅极式快闪存储器的制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法。

背景技术

随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅(float gate)概念的闪存由于其具有更小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本结构：堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极式存储器包括依次形成于衬底上的浮栅氧化层、存储电子的浮置栅极、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层结构和控制电子存储和释放的控制栅极。分离栅极式存储器也包括依次形成于衬底上的浮栅氧化层、存储电子的浮置栅极、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层结构和控制电子存储和释放的控制栅极，但与堆叠栅极式存储器不同的是，分离栅极式存储器还在堆叠栅极结构的一侧设有擦除栅极(erase gate)。在存储和擦写性能上，分离栅极式存储器避免了堆叠栅极式存储器的过度擦写问题。

通常，分离栅极式快闪存储器的周围会设置外围电路(Periphery Circuit)，所述外围电路包括高压电路与逻辑电路。如果将分离栅极式快闪存储器、高压电路、逻辑电路都做在单独的集成芯片上，则整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

所述新的要求包括：需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，以在同一芯片上同时制作存储器、高压电路、逻辑电路，使得分离栅极式快闪存储器、高压电路、逻辑电路的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。

发明内容

为解决上述问题，本公司内部已有员工提出了一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法(该技术目前属于内部保密阶段)，该制作方法包括如下步骤：

如图1所示，提供半导体衬底1，半导体衬底1包括三个区域：用于形成分离栅极式快闪存储器的第一区域I、用于形成高压电路的第二区域II、用于形成逻辑电路的第三区域III，在半导体衬底上依次形成浮栅氧化层2、用于形成浮置栅极的多晶硅层3、栅间介质层4、用于形成控制栅极的多晶硅层5、硬掩膜层6。

如图2所示，依次去除第一区域I上的部分硬掩膜层6、用于形成控制栅极的多晶硅层5、栅间介质层4、用于形成浮置栅极的多晶硅层3、浮栅氧化层2，及第二区域II、第三区域III上的硬掩膜层6、用于形成控制栅极的多晶硅层5、栅间介质层4、用于形成控制栅极的多晶硅层3、浮栅氧化层2，以在第一区域I上形成一对由下至上依次包括浮栅氧化层2、浮置栅极3、栅间介质层4、控制栅极5、硬掩膜层6的堆叠结构。然后，在堆叠结构的两侧形成侧墙7。形成侧墙7之后，在半导体衬底1表面形成栅氧化层14，去除第二区域II上的栅氧化层14，再在半导体衬底表面形成高压晶体管的栅介质层8。栅介质层8的形成方法有多种，如热氧化生长法、化学气相沉积法等等。虽然上述两种方法均能形成高压晶体管的栅介质层，但两种方法形成的栅介质层的质量却不同，利用热氧化生长法形成的栅介质层的质量优于利用化学气相沉积法形成的栅介质层的质量。在形成高压晶体管的栅介质层8之前，半导体衬底1上已经形成有用于形成存储器的堆叠结构，为了避免在利用热氧化生长法形成栅介质层的过程中会产生smiling效应，致使已经形成的存储器的堆叠结构发生变形，以致影响存储器的性能，常常会利用化学气相沉积法形成第二区域II上的栅介质层8，但这会导致高压晶体管栅介质层的质量不佳。

如图3所示，在半导体衬底1上形成第一多晶硅层9，然后在第一多晶硅层9上形成第一氧化层10。在第一氧化层10上形成光刻胶层(未图示)，对光刻胶层进行曝光、显影以形成图形化光刻胶(第一次光刻胶层图形化处理)，去除未被光刻胶层覆盖的第一氧化层(即第一区域I、第二区域II上的第一氧化层)，则可在第三区域III的第一多晶硅层9上形成第一氧化层10。