[发明专利]垂直静电放电保护元件及其制作方法

说明书

技术领域

本发明涉及一种集成电路，尤其涉及一种保护集成电路防止静电放电破坏的结构。

背景技术

静电放电(electrostatic discharge，以下简称ESD)可能会在处理集成电路芯片封装时，对半导体的集成电路元件造成损坏。特别是，集成电路容易受到静电放电的影响，而降低电路的效能，或毁坏集成电路。一般会提供保护电路整合入集成电路的芯片中，以避免静电放电造成的损坏。一般来说，此保护电路包括可在发生ESD时，导引相对较大的电流的开关。业界需要缩小静电保护电路的尺寸，但维持其效能，以增加积集度或增加集成电路的裕度。

图1A显示一包括解决静电放电问题的金属氧化物半导体场效晶体管(MOSFET)的剖面图。图1B显示图1A的俯视图。请参照图1A和图1B，一静电放电保护元件100包括一基底102，具有多个隔离沟槽104。多个栅极106形成于基底102上，各栅极106的相对侧形成有源极区110和漏极区108。如图1B所示，一源极接触112和一漏极接触114交互接触源极区110和漏极区108。金属氧化物半导体场效晶体管需要较大的区域解决静电电流的问题，因而阻碍静电放电保护元件的微缩。

发明内容

根据上述内容，为了克服现有技术的缺陷，本发明提供一种垂直静电放电保护元件，包括：一基底，包括多个沟槽，其中各沟槽中包括一凹槽栅极(recess gate)；一漏极区，设置于两相邻的凹槽栅极间；一静电放电保护掺杂区，设置于各漏极区下；及一源极区，包围上述凹槽栅极和漏极区，且源极区位于上述凹槽栅极和静电放电保护掺杂区下。

本发明提供一种形成垂直静电放电保护元件的方法，包括：形成一基底；形成多个沟槽隔离结构于基底中；蚀刻基底形成多个沟槽；于各沟槽中形成一栅极介电层；于各沟槽中形成一栅电极层，以形成凹槽栅极；进行一第一离子注入步骤，于相邻的凹槽栅极间形成一漏极区；进行一第二离子注入步骤，于各漏极区下形成一静电放电保护掺杂区；及进行一第三离子注入步骤，形成一源极区，包围上述凹槽栅极且位于上述凹槽栅极和静电放电保护掺杂区下。

本发明可垂直设置漏极区、静电放电保护掺杂区和源极区，因此，可减少布局区域，以增加积集度；此外，垂直静电放电保护金属氧化物半导体场效晶体管元件可在开启模式下将元件通道完全打开，以更有效率的操作元件。

为让本发明的特征能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。

附图说明

图1A显示一包括解决静电放电问题的金属氧化物半导体场效晶体管的剖面图。

图1B显示图1A的俯视图。

图2显示本发明一实施例静电放电保护金属氧化物半导体场效晶体管的电路图。

图3A～图3E显示本发明一实施例垂直设置的静电放电保护金属氧化物半导体场效晶体管的制造中间步骤的剖片图。

图4显示图3D的俯视图。

图5显示图3E的俯视图。

图6A和图6B显示垂直静电放电保护金属氧化物半导体场效晶体管元件的保护机制。

附图标记说明如下：

100～静电放电保护元件；     102～基底；

104～隔离沟槽；             106～栅极；

108～漏极区；               110～源极区；

112～源极接触；             114～漏极接触；

202～垫；                204～电路；

302～基底；              304～第一沟槽；

306～沟槽隔离结构；      308～第二沟槽；

310～栅极介电层；        312～凹槽栅极；

314～源极区；            316～漏极区；

318～静电放电保护掺杂区；320～第二沟槽隔离结构；

322～第一部分；          324～第二部分；

326～源极接触；          328～漏极接触；

602～静电电流。

具体实施方式

以下详细讨论实施本发明的实施例。可以理解的是，实施例提供许多可应用的发明概念，其可以较广的变化实施。所讨论的特定实施例仅用来揭示使用实施例的特定方法，而不用来限定揭示的范畴。