[发明专利]一种基于FPGA实现的高效网络数据包存储方法

权利要求书

1.一种基于FPGA实现的高效网络数据包存储方法，包括数据读写控制器，数据信息缓冲区和外部存储器控制器三个部分组成，其特征在于，数据读写控制器根据读写指令将数据包和数据包信息送到数据信息缓冲区，数据信息缓冲区用于对外部存储器分区的控制和每个分区存储数据信息的处理和存储，外部存储器控制器模块用于从外部存储器中读写数据。

2.如权利要求1所述的数据读写控制器，其特征在于，当收到写数据请求后，根据写请求信息分别将包信息和数据包送到存储信息缓存区的指定区域；当收到读数据请求后，根据读请求信息将读请求送到存储信息缓存区模块的指定区域。

3.如权利要求1所述的数据信息缓存区，其特征在于内有N个子模块，N的取值由公式2ⁿ-1确定，其中n为用户设置的捕获条件的个数，取值为2、3、4、5、6，每个子模块和外部存储器的相应分区分别相对应。

4.如权利要求1所述的外部存储器控制器模块，其特征在于分为读写两个部分：进行写操作时，根据写入口地址，写数据长度将数据存入指定地址的外部存储器中；进行读操作时，根据读入口地址，读数据长度将数据从指定地址的外部存储器将数据读出，并加上包头包尾信号输出。

5.如权利要求2所述的读写请求信息，其特征在于其为连续的数值，取值最小为0，最大为权利要求3中的公式2ⁿ-1的取值，其中数字1到2ⁿ-1分别代表进行读写请求进行操作的区域，0表示此次读写操作无效。

6.如权利要求2所述的指定区域，即权利要求3所述的子模块，其特征在于权利要求2所述的读写请求信息的值，不同的值代表不同的子模块，比如1代表第一个子模块，2代表第二个子模块，如此类推，63代表第63个子模块。

7.如权利要求3所述的子模块其特征在于每个子模块由一个RAM，FIFO和控制逻辑组成，其中FIFO用于数据包的缓存，RAM用于存储每个包的长度，每个包在外部存储器的起始地址信息。

8.如权利要求7所述的控制逻辑，其特征在于该逻辑包括两个部分组成：写控制逻辑和读控制逻辑。

9.如权利要求8所述的写控制逻辑，其特征在于该模块用于计算写入该模块的数据包个数，RAM的写地址，当前数据包的包长，根据数据包的包长计算下一个数据包在外部存储器的入口地址，并将控制该数据包的入口地址和数据包的包长信息写入RAM中，控制外部存储器控制器将数据包写入指定的入口地址。

10.如权利要求8所述的读控制逻辑，其特征在于根据数据包的个数从RAM中将包长度信息和外部存储器包入口地址信息读出来，控制外部存储器控制器将数据包从指定的入口地址中读出来。