[发明专利]移位寄存器单元、移位寄存器电路、阵列基板及显示器件

权利要求书

1.一种移位寄存器单元，其特征在于，包括：

一电容，具有两极，其中第一极与输出端连接；

第一晶体管，该第一晶体管的栅极连接信号输入端，该第一晶体管的源极连接第一电平端，该第一晶体管的漏极连接所述电容的第二极；

第二晶体管，该第二晶体管的栅极连接复位端，该第二晶体管的源极连接所述第一晶体管的漏极，该第二晶体管的漏极连接第二电平端；

第三晶体管，该第三晶体管的栅极连接所述第一晶体管的漏极，该第三晶体管的源极连接第一时钟信号端，该第三晶体管的漏极连接所述输出端；

第四晶体管，该第四晶体管的栅极连接第二时钟信号端，该第四晶体管的源极连接所述输出端，该第四晶体管的漏极连接低电平端；

第五晶体管，该第五晶体管的源极连接所述第二晶体管的源极，该第五晶体管的漏极连接所述低电平端；

第六晶体管，该第六晶体管的栅极连接所述第五晶体管的栅极，该第六晶体管的源极连接所述第四晶体管的源极，该第六晶体管的漏极连接所述第四晶体管的漏极；

电压下拉控制模块，该电压下拉控制模块连接所述第二时钟信号端、所述低电平端、所述第五晶体管的栅极、所述第一晶体管的漏极、帧起始信号端和第三电平端；其中，所述电压下拉控制模块的帧起始信号端和第三电平端同时输入高电平时，所述电压下拉控制模块在所述第五晶体管的栅极输出高电平，此时所述第五晶体管处于导通状态以此拉低所述的第三晶体管的栅极电压；同时所述第六晶体管也处于导通状态以此拉低所述输出端电压。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述电压下拉控制模块包括：

第七晶体管，该第七晶体管的栅极连接所述帧起始信号输入端，该第七晶体管的源极连接第三电平端；

第八晶体管，该第八晶体管的栅极和源极连接所述第二时钟信号端；

第九晶体管，该第九晶体管的栅极连接所述第一晶体管的漏极，该第九晶体管的源极连接所述第八晶体管的漏极，该第八晶体管的漏极连接所述低电平端；

第十晶体管，该第十晶体管的栅极连接所述第八晶体管的漏极，该第十晶体管的源极连接所述第二时钟信号端，该第十晶体管的漏极连接所述第七晶体管的漏极；

第十一晶体管，该第十一晶体管的栅极连接所述第九晶体管的栅极，该第十一晶体管的源极连接所述第十晶体管的漏极，该第十一晶体管的漏极连接所述低电平端。

3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述第一晶体管与所述第二晶体管的尺寸大小相同。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一电平端输入高电平时所述第二电平端输入低电平或所述第一电平端输入低电平时所述第二电平端输入高电平。

5.根据权利要求3所述的移位寄存器单元，其特征在于，所述第二时钟信号端与第一时钟信号端的时钟信号具有180度相位差。

6.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一时钟信号端和第二时钟信号端的时钟信号均在各自的工作周期内一半时间输出高电平，另一半时间输出低电平。

7.一种移位寄存器电路，其特征在于，包括串联的多个如权利要求1-6中任一项所述的移位寄存器单元，除第一个移位寄存器单元和最后一个移位寄存器单元外，其余每个移位寄存器单元的输出端连接与其相邻的下一个移位寄存器单元的信号输入端，所述其余每个移位寄存器单元的复位端连接与其相邻的下一个移位寄存器单元的输出端，所述其余每个移位寄存器单元的帧起始信号端与所述第三电平端连接；

所述第一个移位寄存器的第三电平端连接所述第二电平端，所述第一个移位寄存器的复位端连接与其相邻的下一个移位寄存器单元的输出端，且所述最后一个移位寄存单元的第三电平端连接所述第一电平端。

8.根据权利要求7所述的移位寄存器电路，其特征在于，所述相邻的移位寄存器单元的第一时钟信号端的时钟信号具有180度相位差，且所述相邻的移位寄存器单元的第二时钟信号端的时钟信号具有180度相位差。

9.一种阵列基板，其特征在于，在所述阵列基板上形成有移位寄存器电路；

所述移位寄存器电路为权利要求7所述的移位寄存器电路。

10.一种显示器件，包括：

显示区域，具有用于显示图像的多个像素；

移位寄存器电路，用于将扫描信号送至所述显示区域；以及

数据驱动电路，用于将数据信号送至所述显示区域。

其特征在于，所述移位寄存器电路为权利要求7所述的移位寄存器电路。