[发明专利]模拟、数字混合累加型TDI-CIS图像传感器

说明书

技术领域

本发明涉及延迟时间积分(Time-Delay-Integration，TDI)型金属互补氧化物半导体图像传感器(CMOS image sensor，CIS)，特别涉及一种适用于大规模累加级TDI型CMOS图像传感器读出架构的设计方法，具体讲涉及模拟、数字混合累加型TDI-CIS的读出方法。

背景技术

TDI型CMOS图像传感器主要由像素阵列、累加读出阵列电路和ADC转换电路组成。L级的TDI型CMOS图像传感器对同一目标进行L次曝光，每进行一次曝光后，累加电路将信号读出并与上次读出的信号进行累加，待最终完成L次累加后，将信号交由后续电路进行处理，该种处理方式能够大幅提高信号的信噪比，改善图像传感器的灵敏度和成像质量。图1所示为TDI型CMOS图像传感器信号累加的原理示意图，图中包括像素阵列和累加器阵列。系统正常工作后，在一个渡越时间内首先将第一行像素曝光得到的信号输入到第一个累加器中；在下一个渡越时间内，第二行像素对上一帧的图像进行曝光，并仍将读出的信号输入到第一个累加器中，与上一次的结果进行累加；重复以上操作，对相同曝光结果进行了L次累加后，得到最终的信号并输出。

传统的TDI型CMOS图像传感器可以分为模拟域累加和数字域累加两种方式。模拟域的累加方法是将像素阵列输出的信号，以电压或者电流的模拟信号的形式在累加器中进行累加。对于模拟信号的采样和累加需要使用电容来实现，对于L级的TDI型CMOS图像传感器，如果信号累加全部在模拟累加器中完成，累加器没有完成L级累加之前不能被清空，因此对应每列像素，L级的累加就必须有L个累加器，如图2所示。当累加器的级数很大时，就需要用到大量的电容，使得图像传感器芯片在单一方向上(像素阵列列级方向)的尺寸非常大。累加级数在128级以上时，芯片的在列级方向的长度将会达到3cm，使得芯片成本上升，良品率下降。

数字域的累加方法是将像素阵列输出的信号经过预放大后，直接交由ADC进行量化处理，再将ADC输出的数字信号进行累加，以实现TDI型图像传感器的功能。这种方法能够克服模拟域累加芯片面积过大的问题，但是对于行频要求较高的TDI型CMOS图像传感器，ADC的转换速率将成为芯片设计的瓶颈。以30KHz的行频为例，需要ADC的转换速率达到4MHz，这对于TDI型CMOS图像传感器通常采用的列级ADC是很难以实现的。

发明内容

本发明旨在解决克服现有技术的不足，提供一种能够大幅缩减芯片面积，同时不会过度提升列级ADC的转换速率的TDI-CIS的读出方法，为达到上述目的，本发明采取的技术方案是，模拟、数字混合累加型TDI-CIS图像传感器，包括：像素阵列、m个模拟域累加器、模数转换器、数字量寄存器，m个模拟域累加器用于以电压或者电流的形式将像素阵列输出的信号在模拟域累加m次，将累加m次的信号输出到模数转换器进行量化；量化后的数字量放入寄存器；上述的过程重复n次，满足L＝m×n，最终将寄存器中的数据相累加，实现L级的信号累加。

同一物景的信号在模拟域累加4次，将4次累加的结果量化后在数字域累加2次，最终利用6个模拟累加器实现8级的累加，即L＝8，m＝4，n＝2。

本发明的技术特点及效果：

信号在模拟域被累加的次数减少，可以在不影响信号信噪比的前提下适当缩小采样电容和积分电容的尺寸；同时由于模拟累加器被复用，减小了累计器的数量；上述的两个有益效果的直接收益是大幅减小了芯片的面积。

附图说明

图1TDI型CMOS图像传感器信号累计原理示意图。

图2传统模拟域TDI型CMOS图像传感器结构图。

图3模拟、数字混合域累加型TDI-CIS读出架构原理图。

图4本发明中采用的8级模拟、数字混合累加读出示意图。

图5本发明中采用的8级模拟、数字混合累加结构的累计器选通时序图。图中：

Sel代表像素阵列的行选信号；Rst代表像素阵列的复位信号；TX代表像素阵列的有效读出信号；K1-K6代表累加器阵列的选通信号；Reset1-Reset6代表累加器阵列的复位信号；

图中1代表像素阵列随着时间的前进对同一物景进行的8次曝光；2代表累加器阵列对同一物景信息首先累加4次后读出；3代表累加器阵列对同一物景信息进行的后续4次累加读出。

具体实施方式