[发明专利]一种形成前金属介电质层的方法

说明书

技术领域

本发明涉及微电子领域，尤其涉及一种形成前金属介电质层的方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，CESL），尤其是在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上。在蚀刻阻挡层沉积完成以后，随后需要沉积前金属介电质层，目前采用的是利用高密度等离子体（HDP CVD）的方法来沉积，也有采用高深宽比制程（HARP，High Aspect Ratio Process）来沉积的。这两种制程沉积的薄膜应力是不一样的，其中HDP制程薄膜具有压应力，而HARP制程薄膜具有拉应力，单一的沉积HDP或者HARP薄膜，只能对其中的一种晶体管的载流子迁移率有利，因此该方法限制了最大程度提高晶体管的性能。

参考图1a至图1e所示，在现有的形成前金属介电质层的方法中，基本包括下列步骤，工艺流程图参看图2所示：

提供一种具有NMOS和PMOS晶体管的半导体衬底0，在半导体衬底0上沉积一第一缓冲氧化层1和一具有高拉应力的第一蚀刻阻挡层2，即氮化硅层，完成后效果如图1a所示；

用光刻胶4涂覆半导体衬底0的NMOS区域，进行光刻后对PMOS区域上方的第一缓冲氧化层1、第一蚀刻阻挡层2进行蚀刻，完成后效果图如图1b所示；

在半导体器件表面沉积第二缓冲氧化层7和具有高压应力的第二蚀刻阻挡层5，第二蚀刻阻挡层5也采用氮化硅层，完成后效果如图1c所示；

用光刻胶4涂覆半导体衬底0的PMOS区域，进行光刻后对NMOS区域上方的第二缓冲氧化层7和第二蚀刻阻挡层5进行蚀刻，完成后效果如图1d所示；

在半导体器件上沉积前金属介电质层8（利用HDP或者HARP来完成），并进行研磨和抛光，最终完成后的效果如图1e所示。

利用上述现有方法制备的PMD层为HDP薄膜或是HARP薄膜之中的一种，但是，由于HDP与HARP薄膜应力状况相反（HDP为压应力，应力范围在100Mpa～300MPa；HARP为拉应力，应力范围在100Mpa～200MPa），它们只能够有助于一种晶体管的性能提升。

发明内容

针对上述存在的问题，本发明的目的是提供一种形成双应力蚀刻阻挡层及前金属介电质层的方法。该方法充分考虑了不同CVD制程其沉积薄膜应力的差异，在PMOS区域沉积具有压应力的前金属介电质层，而在NMOS区域沉积具有拉应力的前金属介电质层，采用本方法所形成的前金属介电质层有利于同时提高PMOS以及NMOS的载流子迁移率，从而提高半导体器件的性能。

本发明的目的是通过下述技术方案实现的：

一种形成前金属介电质层的方法，其中，包括下列步骤：

提供一种具有NMOS和PMOS晶体管的半导体衬底；

在所述半导体衬底上沉积一缓冲氧化层；

在所述缓冲氧化层上沉积一具有高压应力的第一蚀刻阻挡层；

在所述第一蚀刻阻挡层上沉积一具有压应力的第一前金属介电质层；

在所述第一前金属介电质层上沉积一金属硬掩膜层；

在所述硬质掩膜层上涂覆一层光刻胶，对PMOS区域和NMOS区域进行光刻，在NMOS区域，刻蚀至所述第一刻蚀阻挡层，暴露所述NMOS区域，在PMOS区域，刻蚀后保留所述PMOS区域表面的所述第一前金属介电质层；

在半导体器件表面沉积具有高拉应力的第二蚀刻阻挡层；

在第二蚀刻阻挡层上沉积具有拉应力的第二前金属介电质层；

对第二前金属介电质层进行研磨抛光。

上述形成前金属介电质层的方法，其中，所述缓冲氧化层为氧化硅层。

上述形成前金属介电质层的方法，其中，所述第一蚀刻阻挡层和所述第二蚀刻阻挡层均为氮化硅层。

上述形成前金属介电质层的方法，其中，所述金属硬掩膜层为低温二氧化硅薄膜。

上述形成前金属介电质层的方法，其中，所述具有压应力的第一前金属介电质层的沉积方法为HDP CVD，压应力范围在100MPa～300MPa。

上述形成前金属介电质层的方法，其中，所述具有拉应力的第二前金属介电质层的沉积方法为SACVD，拉应力范围在100MPa～200MPa。

上述形成前金属介电质层的方法，其中，所述SACVD为HARP。