[发明专利]功率用半导体装置

说明书

相关申请的交叉引用

本申请基于2011年9月21日提交的在先的日本专利申请No.2011-206341并要求其为优先权，其全部内容通过引用结合在本申请中。

技术领域

本发明涉及在漂移层中具备超级结构造的功率用半导体装置。

背景技术

功率用半导体装置一般具有在纵方向上流过电流的纵型构造，与高耐压化一起要求低功耗化。作为功率用半导体装置，例如，有MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)、以及IEGT(Injection Enhanced Gate Transistor，注入增强栅晶体管)等。为了低功耗化，需要使功率用半导体装置的漂移层具有高的杂质浓度且成为低电阻。另一方面，为了高耐压化，在功率用半导体装置的漂移层中，为了使耗尽层易于扩展，而需要具有低杂质浓度。即，在功率用半导体装置中，高耐压化与低功耗化处于折衷选择(trade-off)的关系。为了改善该折衷选择的关系，在功率用半导体装置的漂移层中设置超级结构造。

超级结构造是在半导体元件的水平方向上交替排列了在纵方向上延伸的多个p形柱和n形柱的构造。通过在水平方向上p形柱中的p形杂质量和n形柱中的n形杂质量变得等量，超级结构造虚拟地成为未掺杂状态，耗尽层易于延伸，功率用半导体装置的耐压提高。同时，在功率用半导体装置成为ON状态时，n形杂质浓度高的n形柱成为漂移层中的电流路径，所以促进低ON电阻化。

但是，对于超级结构造，由于制造工序的杂质注入量的偏差，相比于功率用半导体装置的元件区域，在终端区域中，耐压易于降低。为了提高功率用半导体装置的雪崩耐量，期望超级结构造的终端区域相比于元件区域耐压更高的构造。

发明内容

本发明的实施方式在具备超级结构造的功率用半导体装置中，抑制制造偏差所致的终端区域中的耐压降低。

本发明的实施方式的功率用半导体装置具备第1导电类型的第1半导体层、高电阻的外延层、第2导电类型的第2半导体层、第1导电类型的第3半导体层、栅电极、第1电极、以及第2电极。第1导电类型的第1半导体层具有第1表面和与所述第1表面相反一侧的第2表面。高电阻的外延层设置于第1半导体层的第1表面上，具有第1柱区域和第2柱区域。第2导电类型的第2半导体层选择性地设置于所述第1柱区域的表面。第1导电类型的第3半导体层选择性地设置于第2半导体层的表面。栅电极隔着栅绝缘膜设置于第1柱区域、第2半导体层、以及第3半导体层上。第1电极与第1半导体层的第2表面电连接。第2电极与第2半导体层和第3半导体层电连接，隔着层间绝缘膜而与栅电极绝缘。第1柱区域具有沿着与第1半导体层的第1表面平行的第一方向交替排列的多个第1导电类型的第1柱和多个第2导电类型的第2柱。多个第2导电类型的第2柱分别与第2导电类型的第2半导体层连接。第1柱区域的沿着第1方向的终端以第1柱和第2柱的某一方的柱为终端。第2柱区域沿着第1方向隔着第1柱区域的终端而与第1柱区域邻接。在第2柱区域中，沿着第1方向在第1柱区域侧的一端中，具备具有与第1区域的终端的所述一方的柱的导电类型相反的导电类型的第3柱，沿着第1方向在与第1柱区域相反一侧的另一端中，具备具有与第3柱相反的导电类型的第4柱。多个第1柱、多个第2柱、第3柱、以及第4柱分别包括沿着与第1半导体层的第1表面垂直的第2方向排列的、多段的杂质扩散层。多个第1柱、多个第2柱、第3柱、以及第4柱的各段的杂质扩散层排列于与第1半导体层的第1表面平行的1个层内。在该1个层内，第3柱的杂质扩散层中的第3柱的导电类型的实质的杂质量比多个第1柱的各杂质扩散层中的第1导电类型的实质的杂质量以及多个第2柱的各杂质扩散层中的第2导电类型的实质的杂质量少。在所述1个层内，第4柱的杂质扩散层中的第4柱的导电类型的实质的杂质量比第3柱的杂质扩散层中的实质的杂质量少。

根据本发明的实施方式，能够在具备超级结构造的功率用半导体装置中，抑制制造偏差所致的终端区域中的耐压降低。

附图说明

图1是第1实施方式的功率用半导体装置的主要部分示意剖面图。

图2是示出第1实施方式的功率用半导体装置的制造工序的一部分的图，(a)是主要部分示意剖面图，(b)是(a)中的A部的放大图，(c)是(a)之后的工序的主要部分示意剖面图。