[发明专利]输入电路

权利要求书

1.一种输入电路，其特征在于，包括：

第1输入电路，检测输入信号并输出与上述输入信号同相的第1输出信号；

第2输入电路，检测第1选通信号并输出第2输出信号；

第3输入电路，检测将上述第1选通信号反向的第2选通信号并输出第3输出信号；以及

数据锁存电路，以如下方式构成，即包含第1锁存电路及第2锁存电路，基于上述第1输出信号、上述第2输出信号及上述第3输出信号，在上述第1锁存电路或上述第2锁存电路的任意一方使上述第1输出信号锁存，容许向另一方的上述第1输出信号的输入。

2.如权利要求1所述的输入电路，其特征在于，上述第2输出信号是与上述第1选通信号逆相的信号，上述第3输出信号是与上述第2选通信号逆相的信号。

3.如权利要求1所述的输入电路，其特征在于，

上述数据锁存电路还包括：

第1反相器电路，对于向输入端子供给上述第1输出信号、上述第2输出信号、和上述第3输出信号的上述第1锁存电路供给输出信号；

第2反相器电路，对于向输入端子供给上述第1输出信号、上述第2输出信号、和上述第3输出信号的上述第2锁存电路供给输出信号。

4.如权利要求3所述的输入电路，其特征在于，

第1锁存电路或上述第2锁存电路构成为，串联连接第3PMOS晶体管、第4PMOS晶体管、第3NMOS晶体管、和第4NMOS晶体管；

上述第3PMOS晶体管及上述第4NMOS晶体管的栅极用作数据节点；

上述第4PMOS晶体管及上述第3NMOS晶体管基于上述第2输出信号及上述第3输出信号被导通控制。

5.如权利要求2所述的输入电路，其特征在于，

上述第1反相器电路及上述第2反相器电路构成为，串联连接第1PMOS晶体管、第2PMOS晶体管、第1NMOS晶体管、和第2NMOS晶体管；

上述第1反相器电路及上述第2反相器电路的任意一方以如下方式构成，即向上述第1PMOS晶体管及上述第4晶体管的栅极供给上述第1输入信号，另一方面，向上述第2PMOS晶体管供给上述第3输出信号，向上述第1NMOS晶体管供给上述第2输出信号；

上述第1反相器电路及上述第2反相器电路的另一方以如下方式构成，即向上述第1PMOS晶体管及上述第4晶体管的栅极供给上述第1输入信号，另一方面，向上述第2PMOS晶体管供给上述第2输出信号，向上述第1NMOS晶体管供给上述第3输出信号。

6.如权利要求1所述的输入电路，其特征在于，上述第1至第3输入电路包括差动放大电路。

7.如权利要求6所述的输入电路，其特征在于，上述差动放大电路被供给上述输入信号、及上述第1选通信号或上述第2选通信号作为输入信号。

8.如权利要求1所述的输入电路，其特征在于，上述第1至第3输入电路包括反相器。

9.如权利要求6所述的输入电路，其特征在于，各个上述差动放大电路是相同的结构。

10.一种输入电路，其特征在于，包括：

第1输入电路，具有检测输入信号并输出与上述输入信号同相的第1输出信号的第1信号线；

第2输入电路，具有检测第1选通信号并输出第2输出信号的第2信号线；

第3输入电路，具有检测将上述第1选通信号反向的第2选通信号并输出第3输出信号的第3信号线；

第1锁存电路，串联连接第1PMOS晶体管、第2PMOS晶体管、第1NMOS晶体管、和第2NMOS晶体管；以及

第2锁存电路，串联连接第3PMOS晶体管、第4PMOS晶体管、第3NMOS晶体管、和第4NMOS晶体管；

在上述第1、第3PMOS晶体管，上述第2、第4NMOS晶体管的栅极连接上述第1输出线，在上述第1NMOS晶体管、上述第4PMOS晶体管连接上述第2输出线，在上述第2PMOS晶体管、上述第3NMOS晶体管连接上述第3输出。

11.如权利要求10所述的输入电路，其特征在于，上述第2输出信号是与上述第1选通信号逆相的信号，上述第3输出信号是与上述第2选通信号逆相的信号。

12.如权利要求10所述的输入电路，其特征在于，上述第1至第3输入电路包括差动放大电路。