[发明专利]用于FinFET SRAM阵列集成电路的方法和装置

说明书

相关申请 

本申请与2011年12月6日提交的美国序列号13312810的标题为“Method and Apparatus for finFET SRAM Cells”的申请代理案号TSM11-1189相关，其全部内容结合于此作为参考。 

技术领域

本发明涉及半导体领域，更具体地，涉及用于FinFET SRAM阵列集成电路的方法和装置。 

背景技术

静态随机存取存储器(“SRAM”)阵列通常用于集成电路器件上的存储。FinFET的晶体管技术的最近开发的使用FinFET晶体管的先进SRAM单元变得可能。与先前的平面MOS晶体管(具有形成在半导体衬底表面处的沟道)相比，FinFET具有三维沟道区域。在FinFET中，用于晶体管的沟道形成在半导体材料的“鳍”的侧面上，并且有时还形成在顶部。通常为多晶硅或金属栅极的栅极在鳍的上方延伸，并且栅极电介质设置在栅极和鳍之间。FinFET沟道区域的三维形状允许增加栅极宽度而不增加硅面积，即使器件的总规模随着半导体工艺的缩放以及与减小的栅极长度而减小；以低硅面积成本提供合理的沟道宽度特性。 

然而，当使用用于上拉的单鳍FinFET晶体管或“PU”晶体管以及传输门“PG”晶体管形成SRAM单元时，对用于PU和PG晶体管的导通电流(“Ion”)的“阿尔法比”(即比率PU_Ion/PG_Ion)产生负面影响。因此，由这些晶体管形成的SRAM单元可以显示出较差的写裕度度量，并且可以降低单元正电源电压Vcc(“Vcc_min”)同时保持适当的操作的量将降低。减小的Vcc_min度量对使用SRAM单元的集成电路的功耗产生负 面影响。在已知方法中，诸如特定FinFET器件的阈值电压(“Vt”)调整和栅极长度变形调节的解决方法用于增加SRAM单元的性能。然而，这些方法遭受附加光刻或增加的离子注入，增加了制造工艺的成本，并且会产生临界尺寸或单元大小问题。 

在一些应用中，集成电路使用的SRAM阵列的主要目标是每存储位使用的硅面积，其需要尽可能多的减小。然而，在SRAM存储用于高速数据存储的情况下，如用于微处理器的高速缓存存储(诸如一级“L1”或二级“L2”板上缓存)，存取速度也非常重要。对于这些GHz速度高速缓存SRAM，单元可以由更大宽度的晶体管器件形成以增加晶体管驱动电流和操作速度。现在被用于提供具有更大驱动电流的这些器件的Vt或其他工艺调整的使用产生附加处理成本和制造问题。 

发明内容

为解决上述问题，本发明提供了一种集成电路，包括：多个第一位单元的第一单端口SRAM阵列，在行和列中进行配置，每个位单元都具有距离Y1的y间距和距离X1的x间距，X1与Y1的比率大于或等于2，多个位单元的每一个都形成单鳍FinFET晶体管的6T SRAM单元，并且第一位单元中的每一个都接收来自第一电压控制电路的单元正电压源CVdd；以及多个第二位单元的第二单端口SRAM阵列，在行和列中进行配置，每个第二位单元都具有距离Y2的y间距和距离X2的x间距，X2与Y2的比率大于或等于3，多个第二位单元的每一个都进一步包括6T SRAM单元，6T SRAM单元包括多鳍FinFET晶体管，并且第二位单元中的每一个都接收来自第二电压控制电路的第二单元正电压源CVdd；其中，X2与X1的比率大于约1.1。 

其中，第一位单元的每一个进一步包括：两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在单元正电压源CVdd和存储节点中对应的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的单鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条以及存储 节点和互补存储节点中对应的一个之间，每个传输门都包括具有连接至字线的栅极端子的单鳍FinFET晶体管；其中，单元正电源CVdd连接至第一电压控制电路；以及其中，第二位单元的每一个进一步包括：两个反相器，交叉连接在存储节点和互补存储节点之间，两个反相器的每一个都包括连接在第二单元正电压源CVdd和存储节点中的一个之间的单鳍FinFET上拉晶体管以及连接在存储节点中相应的一个和单元负电压源CVss之间的多鳍FinFET下拉晶体管；以及一对传输门，连接在位线和互补位线中相应的一条与存储节点和互补存储节点中对应的一个之间，每个传输门都进一步包括具有连接至字线的栅极的多鳍FinFET晶体管。