[发明专利]一种阵列基板及其制造方法

说明书

技术领域

本发明涉及显示器的制造领域，尤其涉及一种阵列基板及其制造方法。

背景技术

参考图1所示的阵列基板的俯视图以及图2所示的A-A方向的截面图，现有技术中的阵列基板10的结构为：在透明基板109上形成有横纵交叉的栅线和数据线，在所述栅线和数据线所限定的像素单元中设置有薄膜晶体管104和像素电极103；其中薄膜晶体管104包括：栅极105、源极106和漏极107，且漏极107通过过孔和像素电极103电连接。从俯视的角度可以看到，栅极105和漏极107有重叠区域，会产生寄生电容C_gd。由于漏极107与栅极105的C_gd有电容耦合效应，会产生一个感生电压ΔV：

ΔV＝V_α*C_gd/(C_gd+C_st+C_LC)

其中，V_α是加在栅线总线上的驱动阵列基板的脉冲电压的振幅，C_st是存储电容。

感生电压的出现会引起驱动电压的不对称，导致光线透过率的起伏，引起低频率的亮度变化以及头像抖动，即闪烁。为减小感生电压影响，通常使用较大的存储电容C_st，但是常规增大存储电容C_st的方法，如增大存储电容的面积，会导致开口率减小。另外，虽然由上述公式可以看到减小寄生电容也可以减小感生电压，但由于现有技术中对薄膜晶体管的规格要求比较严格，使得通过改变重叠面积减小寄生电容的设计难以实现。

发明内容

本发明的实施例提供一种阵列基板及其制造方法，用以减小像素电极的感生电压从而改善了屏幕闪烁。

为达到上述目的，本发明的实施例采用如下技术方案：

一方面，提供一种阵列基板，包括：透明基板，在该透明基板上设置有横纵交叉的栅线和数据线，在所述栅线和数据线所限定的像素单元中设置有薄膜晶体管和像素电极；其中，所述薄膜晶体管的栅极与栅线相连，源极与数据线相连，漏极与像素电极相连；其特征在于，所述薄膜晶体管的栅极在所述漏极正对区域的厚度比在该薄膜晶体管的沟道正对区域的厚度小。

一方面，提供一种阵列基板的制作方法，包括：

在透明基板上制作栅金属薄膜，通过构图工艺将所述栅金属薄膜图案化形成栅金属层；所述栅金属层包括：栅线，以及漏极正对区域比沟道正对区域厚度小的栅极；

在形成有栅金属层的透明基板上依次形成栅绝缘层、有源层、源漏金属层、保护层以及像素电极层。

本发明实施例提供一种阵列基板及其制造方法，由于薄膜晶体管的栅极在该漏极正对区域的厚度比在该薄膜晶体管的沟道正对区域的厚度小，这样一来，相对于现有技术而言增大了栅极与漏极间的距离，能够减小栅极和漏极重叠区域所产生的寄生电容，从而使得感生电压减小，进而改善了屏幕闪烁，提高了产品质量。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中提供的一种阵列基板的结构示意图；

图2为现有技术中提供的一种阵列基板的剖面结构示意图；

图3为本发明实施例提供的一种阵列基板的结构示意图；

图4为本发明实施例提供的一种阵列基板的剖面结构示意图；

图5为本发明实施例提供的另一种阵列基板的结构示意图；

图6为本发明实施例提供的另一种阵列基板的剖面结构示意图；

图7为本发明实施例提供的一种阵列基板制作方法的流程示意图；

图8为本发明实施例提供的又一种阵列基板制作方法的流程图；

图9为本发明实施例提供的再一种阵列基板制作方法的流程图。

附图标记：10-阵列基板；101-栅线，102-数据线，103-像素电极，104-薄膜晶体管，105-栅极，106-源极，107-漏极，108-有源层，109-透明基板；

20-阵列基板；201-栅线，202-数据线，203-像素电极，204-薄膜晶体管，205-栅极，206-源极，207-漏极，208-有源层，209-透明基板，300-保护层，301-栅绝缘层，302-公共电极线。

具体实施方式