[发明专利]用于绝缘体型衬底上的半导体的基础衬底的制造方法

说明书

技术领域

本发明涉及一种制造基础衬底的方法，所述基础衬底用于制造绝缘体型衬底上的半导体，特别是用于射频应用。

背景技术

目前存在用于生产射频(RF)器件的不同种类的衬底。

第一种衬底包含包括绝缘体衬底上硅层的衬底，例如石英上硅(SOQ)、蓝宝石上硅(SOS)或玻璃上硅(SOG)衬底。

这些衬底具有优良的射频性能，但就逻辑器件而言因硅性质较差而具有非常差的特性。此外，它们非常昂贵。

第二种衬底是高电阻率(HR)的体硅衬底。

“高电阻率”典型地指500 Ohm.cm以上的电阻率。

这些衬底具有比第一种衬底更差的性能，并且逻辑器件不能从SOI型结构的优势中受益，但该衬底不贵。

第三种衬底是被称为HR-SOI(绝缘体上高电阻率硅)的衬底，换句话说由高电阻率硅衬底上的硅层构造而成，厚氧化层隐埋在分界面处。从而，氧化层通常用术语BOX(“隐埋氧化物”)表示。

该衬底尤其有利于逻辑器件的操作，但表现出比SOQ或SOS衬底更差的射频性能。

当然，这些衬底具有一些缺点，即有时包含位于氧化层下方的低电阻率层。

本文中“低电阻率”指500Ohm.cm以下的电阻率。

该低电阻率层的存在可能是由于衬底表面在结合之前被污染(例如，因硼和/或磷的凝聚)。然后，这些污染物在结合界面上封装，进而能够扩散到高电阻率衬底内。

当初始衬底为具有高密度填隙氧原子的硅衬底时，形成低电阻率层的另一个原因在于：必须执行热处理，以形成氧沉淀并且获取所需的高电阻率。然而，在热处理期间或之前有时会发生氧原子扩散到衬底内的情况，这将导致在衬底中尤其在衬底的表面附近形成沉淀水平较低的区域，即电阻率较低的区域。

目前这两个原因很难控制。

第四种衬底为HR-SOI型衬底，其中HR衬底通过添加阱来改善。

为此，已经研发了不同的技术，但这些技术具有的缺点是，对制造SOI及SOI上的器件时所施加的热处理非常敏感。

例如，已经知道，在氧化层(BOX)与HR衬底之间沉积多晶硅层。

关于这方面读者可以参考以下公开文件：D.Lederer、R.Lobet和J.-P.Raskin，“Enhanced high resistivity SOI wafers for RF applications”，IEEE Intl.SOI Conf.，pp.46-47，2004；D.Lederer和J.-P.Raskin，“New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity”，IEEE Electron Device Letters，vol.26，no.11，pp.805-807，2005；D.Lederer和J.-P.Raskin，“RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate”，IEEE Transactions on Electron Devices，vol.55，no.7，pp.1664-1671，2008；以及D.C.Kerr等，“Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer”，978-1-4244-1856-5/08，IEEE 2008。

然而，多晶硅在高温下再结晶，并且存在于多晶硅层与HR硅衬底之间的界面处的掺杂物会扩散到HR硅衬底内，这样具有减小HR硅衬底的电阻率的效果。

在这方面，文献WO 2010/002515提出了上述HR-SOI衬底中的HR硅基础衬底另一种使用，即用包含位于具有标准电阻率的支撑物上且具有高电阻率的厚半导体层的结构替换所述体基础衬底。

为了避免支撑物中的掺杂物或污染物扩散到该高电阻半导体层内从而减小该半导体层的电阻率的风险，建议在支撑物与所述半导体层之间放置扩散屏障。该扩散屏障可以由一层或多层氧化硅和/或氮化硅组成并且具有至少20nm的厚度。

此外，由于其厚度较大(50μm至100μm的等级)，该电阻层可以与衬底相比较。