[发明专利]测试探测结构

说明书

技术领域

本发明大体上涉及半导体，更具体而言，涉及用于测试形成在半导体晶圆上的集成电路器件的探测结构。

背景技术

现代半导体制造涉及多个步骤，包括光刻、材料沉积、蚀刻以在单个半导体硅晶圆上形成多个单独的半导体器件或集成电路芯片(管芯或晶片)。然而，由于在复杂的半导体制造过程中产生的各种差异和问题，一些形成在晶圆上的单独的芯片可能会有缺陷。在切割晶圆之前，即，将单独的集成电路芯片从半导体晶圆分离之前，通过对多个芯片通电一段预定的时间，同时对该多个芯片进行电气性能和可靠性测试(即，晶圆级老化测试)。这些测试通常包括LVS(版图与原理图)校对、IDDq测试等。从每个芯片或DUT  (被测器件)生成的最终电信号被具有测试电路的自动测试设备(ATE)捕获和分析，以确定芯片是否有缺陷。

为了便于晶圆级老化测试和同时从晶圆上的众多芯片捕获电气信号的进行，使用本领域常用的DUT板或探测卡。探测卡基本上是包含多个金属电探测器的印刷电路板(PCB)，该多个金属电探测器与相应的多个形成在半导体芯片的晶圆上的电接触件或终端相匹配。每个芯片或管芯本身具有多个接触件或终端，每个接触件或终端都必须被访问测试。因此，典型的晶圆级测试将要求在1000个以上的芯片接触件或终端和ATE测试电路之间建立电连接。因此，对于进行准确的晶圆级测试来说，将多个探测卡接触件与晶圆上的芯片接触件精确地对齐并且形成良好的电连接是非常重要的。探测卡通常被安装在ATE中作为芯片(管芯)或DUT与ATE的测试头之间的界面。

随着对半导体制造技术的持续发展，形成在半导体晶圆上的单独芯片(芯片或管芯)上的电气测试接触焊盘和凸块之间的关键尺寸或者间隔(即，“间距”)持续减小。这使得适当地访问这些触点进行测试越来越难。

目前，半导体制造的主要趋势在于集成具有垂直堆叠的芯片的3D IC芯片封装件，并利用直接的电气芯片间连接件，以代替其他互连技术，例如，引线接合和芯片边缘互连件。这种3D IC芯片封装件中的管芯可以包括直接电连接至相邻堆叠芯片的细(小)间距穿透衬底或硅通孔(TSV)。TSV提供了的较高密度的互连件和较短的信号路径，其可以导致形成具有较小的印记的芯片封装件的可能性。芯片中的TSV可以在背面上终止，具有非常细的间距的微凸块阵列以互连至相邻的堆叠的芯片。在将芯片装配至半导体器件封装件中的载具衬底之前，顶部芯片上的微凸块阵列也可以被访问以进行晶圆级测试。在这些微凸块阵列中，微凸块之间的间距(间隔)可以是50微米(μm)或更小，其必须被访问以进行芯片测试。

当现有的测试探测卡设计和探测技术不能稳定地支持测试可能应用在3D IC芯片封装件中的管芯上的这种细间距微凸块阵列时，产生了技术瓶颈。如图1所示，在某些情况下，由于物理接触压力和/或高电流，测试卡探测尖端对微凸块的直接探测可以导致微凸块坍塌或“崩溃”。这可能会导致微凸块永久性损坏，对凸块互连接合的完整性产生不利的影响，从而导致低凸块接合产量和潜在的芯片不合格。此外，如图2所示，适当地访问用以测试的细间距微凸块的能力受到传统测试卡探测尖端或针的较大的间距间隔的限制。因此，所有的芯片微凸块无法被适当地访问以进行测试和信号传输，这也导致低凸块接合产量和芯片不合格。

因此需要一种经过改进的探测结构及其制造方法，以探测具有微凸块阵列的管芯。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种用于管芯测试的半导体探测结构，包括：衬底，所述衬底具有第一表面和第二表面；多个衬底通孔，所述多个衬底通孔在所述第一表面和所述第二表面之间延伸；多个凸块，所述多个凸块形成在所述衬底的所述第一表面上，用于接合测试探头针或尖端；多个探测单元，所述多个探测单元设置在所述衬底的所述第二表面上，所述探测单元包括与至少一个所述通孔导电连接的探测焊盘、围绕所述焊盘并且与所述焊盘可操作地相关联的至少一个微凸块、以及将所述微凸块电连接至所述焊盘的至少一个互连件。

在上述探测结构中，其中，进一步包括围绕所述焊盘并且与所述焊盘可操作地相关联的第二微凸块、以及将所述第二微凸块电连接至所述焊盘的第二互连件。

在上述探测结构中，其中，进一步包括围绕所述焊盘并且与所述焊盘可操作地相关联的第二微凸块、以及将所述第二微凸块电连接至所述焊盘的第二互连件，其中，第一微凸块和所述第二微凸块设置在所述焊盘的相对侧上。

在上述探测结构中，其中，每个所述探测焊盘导电连接至至少两个通孔。