[发明专利]一种减小半导体器件栅诱导漏极泄漏的方法

说明书

技术领域

本发明涉及半导体制备技术领域，尤其涉及一种减小半导体器件栅诱导漏极泄漏电流的方法。

背景技术

栅致漏极泄漏（Gate Induced Drain Leakage，简称GIDL）是指，当器件在关断的情况下，（即栅极上正电压=0），若漏极与正向压降相连，（即正向压降=Vdd），由于栅极和漏极之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，载流子会在强电场作用下发生带-带隧穿效应（band to band tunneling），从而引起漏极到栅极之间的漏电流。

栅致漏极泄漏电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对电可擦可编程只读存储器（Electrically Erasable Programmable Read-Only Memory，简称EEPROM）等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。

通常在工艺中，进行轻掺杂漏极注入（Lightly Doped Drain，即LDD）方向为垂直于硅片表面，通过注入和之后的退火工艺形成源漏轻掺杂区，器件的截面如图1所示，在图中源级区2的源极轻掺杂区域3与漏极区4中的漏极轻掺杂区域5成对称结构，由于栅电极6与漏极区2中的漏极轻掺杂区域3之间交叠，在栅电极6和漏极区2之间的交叠区域会存在强电场，载流子会在强电场作用下发生带-带隧穿效应，从而引起漏极到栅极之间的漏电流。

发明内容

发明公开了一种减小半导体器件栅诱导漏极泄漏电流的方法。用以解决现有技术中在轻掺杂漏极注入工艺中，载流子会在栅极和漏极之间的交叠区所存在强电场的作用下发生带-带隧穿效应，从而减小引起漏极到栅极之间漏电流的问题。

为实现上述目的，发明采用的技术方案是：

一种减小半导体器件栅诱导漏极泄漏电流的方法，包括：提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源极区，第二侧的半导体衬底为漏极区，其中，还包括：对漏极以及源极进行斜角轻掺杂漏极的注入，使漏极区中形成漏极轻掺杂区域，源极区中形成源极轻掺杂区域。

上述的方法，其中，轻掺杂漏极注入的方向为由上而下，以垂直源极区为基准向源极区偏角10度向所述源极区与所述漏极区进行轻掺杂漏极注入。

上述的方法，其中，所述源极区中的所述源极轻掺杂区域长度长于所述漏极区中的所述漏极轻掺杂区域的长度。

上述的方法，其中，所述源极轻掺杂区域与上方所述栅电极有交叠部分。

上述的方法，其中，所述漏极轻掺杂区域与上方所述栅电极有交叠部分。

上述的方法，其中，所述源极轻掺杂区域与上方所述栅电极的交叠部分长度长于所述漏极轻掺杂区域与上方所述栅电极的交叠部分。

本发明中一种减小半导体器件栅诱导漏极泄漏电流的方法，采用了如上方案具有以下效果：

1、有效地采用斜角注入的方法，使沟道保持有效长度不变的情况下，降低了漏端与栅极交叠区域，降低了漏端的有效纵向电场，从而减小了半导体器件栅致漏极泄漏电流；

2、同时保持沟道有效长度不变的情况下，降低了漏端有效纵向电场。

附图说明

通过阅读参照如下附图对非限制性实施例所作的详细描述，发明的其它特征，目的和优点将会变得更明显。

图1为普通轻掺杂漏极注入工艺后器件截面的示意图；

图2为一种减小半导体器件栅诱导漏极泄漏电流的方法的套盖示意图；

参考图序：衬底1、漏极区2、漏极轻掺杂区域3、源极区4、源极轻掺杂区域5、栅电极6、栅极介质层7。

具体实施方式

为了使发明实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本发明。

如图2所示，一种减小半导体器件栅诱导漏极泄漏电流的方法，包括：提供半导体衬底1，半导体衬底1上依次形成有栅极介质层7和栅电极6，进一步的栅电极6位于介质层7之中，栅电极6具有第一侧和第二侧，栅电极6第一侧的半导体衬底1为源极区4，第二侧的半导体衬底1为漏极区2，以上为现有的MOS

器件的工艺步骤，其中，还包括：对漏极区2以及源极区4进行斜角轻掺杂漏极的注入，使漏极区2中形成漏极轻掺杂区域3，源极区4中形成源极轻掺杂区域5，以完成对漏极轻掺杂区域3与源极轻掺杂区域5的形成。