[发明专利]垂直沟道型非易失性存储器件及其制造方法

说明书

本申请是名为“垂直沟道型非易失性存储器件及其制造方法”、申请号为200910165421.9之中国专利申请的分案申请。

技术领域

本发明涉及非易失性存储器件及其制造方法，更具体地说涉及垂直沟道型非易失性存储器件及其制造方法。

背景技术

存储器件根据在电源断开时是否保持数据而分为易失性存储器件和非易失性存储器件。易失性存储器件在电源断开时数据丢失。易失性存储器件的例子包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。相反，非易失性存储器件即使在电源断开时也保留存储的数据。非易失性存储器件的例子包括快闪存储器。

根据数据存储方法，非易失性存储器件分为浮置栅极型非易失性存储器件和电荷俘获型非易失性存储器件。

浮置栅极型非易失性存储器件包括多个存储单元，每个存储单元均具有：在衬底上形成的隧道绝缘层、浮置栅电极、电荷阻挡层和控制栅电极。浮置栅极型非易失性存储器件通过在浮置栅电极的导带内积累电荷来存储数据。

电荷俘获型非易失性存储器件包括多个存储单元，每个存储单元均具有：在衬底上形成的隧道绝缘层、电荷俘获层、电荷阻挡层和控制栅电极。电荷俘获型非易失性存储器件通过将电荷俘获在电荷俘获层内部的深能级俘获位点(deep-level trap site)中来存储数据。

然而，因为图案化技术在某些方面已经达到极限，故而在硅衬底上以单层制造的平面非易失性存储器件在通过形成微细图案而改善集成密度方面受到限制。

因此，已经有人提出一种串垂直布置在衬底上的垂直沟道型非易失性存储器件。垂直沟道型非易失性存储器件包括在衬底上方依次形成的下部选择晶体管、多个存储单元和上部选择晶体管。因为在衬底上垂直地布置串，所以垂直沟道型非易失性存储器件可改善集成密度。

以下，将参考附图描述制造垂直沟道型非易失性存储器件的常规方法。

图1A至4B是说明制造垂直沟道型非易失性存储器件的常规方法示例性示意图。为了方便，将关于形成下部选择晶体管和上部选择晶体管的工艺省略，下面描述将集中于形成多个存储单元的工艺。具体地，附图“A”是说明中间结果的截面图，附图“B”是附图“A”中在高度A-A’剖开的平面图。

参考图1A和1B，在形成有包括源极线、下部选择晶体管等的下部结构的衬底10上交替形成多个层间介电层11和多个用于栅电极的导电层12。选择性地蚀刻层间介电层11和导电层12以形成多个暴露衬底10的接触孔H。

参考图2A和2B，在接触孔H的内壁上形成电荷阻挡层13。电荷阻挡层13防止电荷穿过电荷俘获层14移动朝向栅电极。

电荷俘获层14形成在电荷阻挡层13上。电荷俘获层14将电荷俘获在深能级俘获位点中从而实质上将数据存储起来。电荷俘获层14由氮化物形成。

在形成有电荷阻挡层13和电荷俘获层14的接触孔H内形成隧道绝缘层15。隧道绝缘层15由于电荷的隧穿而用作能量势垒层。

参考图3A和3B，蚀刻隧道绝缘层15的中心区域以形成用于暴露衬底10的沟道的开口。采用用于沟道的层填充用于沟道的开口以形成多个从衬底10突出的沟道16。

参考图4A和4B，在形成有沟道16的所得结构上方形成掩模图案(未显示)。多个掩模图案覆盖用于存储单元MC的区域并以第一方向I-I’延伸。使用掩模图案作为蚀刻阻挡，蚀刻层间介电层11和用于栅电极的导电层12以形成多个栅电极12A。采用绝缘层17填充经蚀刻的区域。

这样，形成多个存储单元MC，每个存储单元MC均包括：隧道绝缘层15、电荷俘获层14、电荷阻挡层13和包围垂直沟道16外表面的栅电极。在此，沿着相同沟道16堆叠的存储单元MC构成一个串。此外，连接至栅电极12A的存储单元MC(以第一方向I-I’布置的存储单元)作为一个页面(one page)操作。即，在每层中形成的多个存储单元MC作为多个一个页面操作。

图5是说明在常规垂直沟道型非易失性存储器件中形成字线的工艺的透视图。

参考图5，图案化层间介电层11和栅电极12A，以暴露沿着沟道16堆叠的存储单元的栅电极12A。形成连接至存储单元的栅电极的字线18。

如上所述，由于在相同层上形成的多个存储单元作为多个页面操作，所以即使栅电极12A形成在相同层上，也必须在各页面中形成字线18。