[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

源/漏扩展区(S/D junction extension)在控制MOS器件的短沟道效应与提高器件驱动能力方面具有重要的作用。

源/漏扩展区直接与沟道导电区相邻，随着栅极长度的不断减小，对源/漏扩展区结深的要求也是越来越小，以抑制日趋严重的短沟道效应。然而，源/漏扩展区结深减小使得其电阻变大。如果不及时降低源/漏扩展区的串联电阻，会导致源/漏扩展区的寄生电阻在器件导通电阻中占据主要作用，从而影响或削弱各类沟道应变技术提高迁移率降低沟道等效电阻的优势。

在现有技术中，通常利用超低能注入(如注入能量小于1keV)、高能瞬态激光退火等方法来减小源/漏扩展区的结深以及提高激活浓度来降低电阻。但是，随着集成电路技术节点的向下发展，器件性能对源/漏扩展区的工艺参数要求越来越高，特别是对于22nm及以下技术，上述方法所面临的技术困难越来越大。

因此，希望提出一种半导体结构及其制造方法，使半导体结构具有掺杂浓度高且结深浅的源/漏扩展区。

发明内容

本发明提供了一种可以解决上述问题的半导体结构及其制造方法。

根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：

a)提供衬底，在该衬底上形成栅堆叠；

b)以所述栅堆叠为掩模对所述衬底进行刻蚀，在所述栅堆叠两侧形成凹陷；

c)在所述凹陷内形成源/漏扩展区；

d)形成环绕所述栅堆叠的侧墙，覆盖所述栅堆叠两侧的部分衬底；

e)在所述侧墙两侧的衬底中形成源/漏区。

根据本发明的另一个方面，还提供了一种半导体结构的制造方法，该制造方法包括以下步骤：

a)提供衬底，在该衬底上形成栅堆叠；

b)形成环绕所述栅堆叠的偏移侧墙以及环绕所述偏移侧墙的伪侧墙；

c)在所述偏移侧墙和伪侧墙两侧的衬底中形成掺杂区；

d)去除所述伪侧墙、以及所述偏移侧墙位于衬底表面的部分；

e)刻蚀位于偏移侧墙两侧的衬底，形成凹陷；

f)在所述凹陷中形成源/漏扩展区；

g)在所述偏移侧墙的侧壁上形成侧墙；

h)在所述侧墙两侧的衬底中形成源/漏区。

根据本发明的又一个方面，还提供了一种半导体结构的制造方法，该制造方法包括以下步骤：

a)提供衬底，在该衬底上形成栅堆叠；

b)刻蚀位于所述栅堆叠两侧的衬底，在所述栅堆叠两侧形成凹陷；

c)在所述栅堆叠的侧壁以及其下的凹陷的侧壁上，形成偏移侧墙以及环绕该偏移侧墙的伪侧墙；

d)在所述偏移侧墙和伪侧墙两侧的衬底中形成掺杂区；

e)去除所述伪侧墙、以及所述偏移侧墙位于所述凹陷底面和侧壁上的部分；

f)在所述凹陷内形成源/漏扩展区；

g)在所述偏移侧墙的侧壁上形成侧墙；

h)在所述侧墙两侧的衬底中形成源/漏区。

根据本发明的另一个方面，还提供了一种半导体结构，包括：

衬底；

栅堆叠，位于所述衬底之上；

侧墙，位于所述栅堆叠的侧壁上；

源/漏扩展区，位于所述栅堆叠两侧的衬底中，通过外延生长形成；

源/漏区，位于所述源/漏扩展区两侧的衬底中。

本发明提供的技术方案具有如下优点：通过刻蚀栅堆叠两侧的衬底形成凹陷，然后利用外延生长以及原位掺杂的方式，在该凹陷内形成源/漏扩展区。与传统通过离子注入的方式形成源/漏扩展区相比，通过刻蚀的方式更易于控制源/漏扩展区结深，而在外延生长的过程中进行原位掺杂的方式更易于控制源/漏扩展区的掺杂浓度。因此，利于形成掺杂浓度高、结深浅的半导体结构，进而有效地提高了半导体结构的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明一个优选实施例的半导体结构制造方法的流程图；

图1(a)至图1(i)为按照图1所示流程制造半导体结构的各个阶段的剖面示意图；

图2为根据本发明另一个优选实施例的半导体结构制造方法的流程图；