[发明专利]芯片尺寸封装内的可靠焊料块耦合

说明书

相关申请案

本申请案主张2012年3月21日申请的标题为“芯片尺寸封装内的可靠焊料块耦合(RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE)”的第13/426,338号美国非临时专利申请案的优先权和权益，所述美国非临时专利申请案主张2011年3月28日申请的标题为“芯片尺寸封装内的可靠焊料块耦合(RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE)”的第61/468,241号美国临时专利申请案的优先权和权益。这两个专利申请案均以全文引用的方式并入本文中。

本申请案还主张2011年3月28日申请的标题为“芯片尺寸封装内的可靠焊料块耦合(RELIABLE SOLDER BUMP COUPLING WITHIN A CHIP SCALE PACKAGE)”的第61/468,241号美国临时专利申请案的优先权和权益，所述申请案以全文引用的方式并入本文中。

技术领域

此描述涉及芯片尺寸封装内的可靠焊料块耦合。

背景技术

半导体装置的晶片级芯片尺寸封装(WLCSP)内的焊料块的耦合(例如，接点)的可靠性在WLCSP组合件的制造期间是关键问题。焊料块与晶片级芯片尺寸封装的其余部分之间的不可靠耦合可在可靠性测试期间和/或在WLCSP在计算应用中的使用期间导致WLCSP的故障(例如，机械故障、电子故障)。举例来说，WLCSP内的一些已知的焊料块配置在可靠性测试期间和/或在WLCSP的焊料块的使用期间往往会以不合意的速率断裂。举例来说，可靠性测试(例如，板级跌落测试)可导致焊料块在囊封层(例如，聚酰亚胺层)的开口与下面接合了焊料块的结合垫之间的接合点处在焊料块的隅角处以不合意的方式从结合垫抬离和/或断裂。因此，需要解决目前技术的不足并提供其它新的且创新的特征的方法和设备。

发明内容

在一个一般方面中，一种设备可包含：半导体衬底，其包含至少一个半导体装置；以及金属层，其安置于所述半导体衬底上。所述设备可包含非导电层，所述非导电层界定开口且所述非导电层的横截面部分界定安置于所述金属层中的凹口上方的突出部，且所述设备可包含焊料块，所述焊料块具有安置于所述金属层与由所述非导电层界定的突出部之间的一部分。

在另一一般方面中，一种方法可包含在半导体衬底上形成金属层，且在所述金属层上形成包含开口的非导电层。所述方法可包含界定在所述开口内且在所述非导电层下方的金属层中对准的空腔的至少一部分。所述方法还可包含将焊料块的至少一部分安置于所述空腔内。

在又一一般方面中，一种设备可包含：半导体衬底，其包含至少一个半导体装置；以及非导电层，其界定开口。所述设备可包含安置于所述半导体衬底与非导电层之间的金属层。所述金属层可界定凹口，所述凹口的一部分安置于所述开口下方，且所述凹口的一部分具有比所述非导电层的开口的沿着金属层与非导电层之间的界面而对准的一部分的宽度大的宽度。

附图和以下描述中陈述一个或一个以上实施方案的细节。通过所述描述和图式，且通过权利要求书，其它特征将显而易见。

附图说明

图1A是说明根据一实施例的芯片尺寸封装的一部分的焊料块的横截面图。

图1B是说明图1A中所示的芯片尺寸封装的所述部分的俯视横截面图的图。

图2A到2E是说明用于产生芯片尺寸封装的一部分的方法的横截面图。

图3是说明根据一实施例的用于形成芯片尺寸封装的一部分的方法的流程图。

图4是根据一实施例的芯片尺寸封装的横截面部分的扫描电子显微镜(SEM)图像。

图5是根据一实施例的芯片尺寸封装的横截面部分的另一SEM图像。

具体实施方式

图1A是说明根据一实施例的芯片尺寸封装100(CSP)的一部分的焊料块160的横截面图。图1中所示的芯片尺寸封装100的所述部分可为晶片级芯片尺寸封装(WLCSP)。焊料块160耦合到(例如，接触、结合到)非导电层130(其还可称作囊封层)和/或块下金属化(UBM)层140。UBM层140(其还可称作导电层)安置于半导体衬底150上。半导体衬底150可包含各种半导体装置和/或特征，例如晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、垂直MOSFET、横向MOSFET、双极结晶体管(BJT))、二极管、电阻器、电感器、通路、金属层等等。