[发明专利]一种可产生多路同步时钟的示波器

说明书

技术领域

本发明涉及测量、测试技术领域，特别是涉及一种数字示波器，特别是一种可产生多路同步时钟的示波器。

背景技术

在数字示波器中，经常需要多个模数转换器(英文简称ADC)同时采样某一个输入信号，进行交织采样，以提高采样率。或者有多个输入信号，需要多个模数转换器分别同时对多个输入信号进行采样，保证多个信号的采样相位一致。

随着对数字示波器需求的采样频率越来越高，其内部模数转换器的采样频率也越来越高，而且数字示波器一般包含多个信号输入通道，常见的有2通道输入和4通道输入示波器。这就需要多个模数转换器分别对输入的多个信号同时采样，然后对多路采样后的数字信号再进行处理。多个模数转换器对多个输入信号进行采样的难点是让多个模数转换器完全同步，保证多个输入信号能被同时采样，这样示波器才能准确的反应多路信号的相位关系。

高速模数转换器，特别是采样率达到500MHz以上时，一般会将数据解复用成多组输出和采用上下沿同步(DDR)方式，以降低输出数据的速率，降低输出数据的同步时钟的速率，才能使得模数转换器输出的数据能够被FPGA等处理芯片接收。例如，5GHz采样率的模数转换器，可以采用8组输出数据，采用DDR方式，即采样8次，输出1次，在同步时钟的上下沿时均输出数据，这样就可以将输出数据的频率降低到5GHz/8/2＝312.5MHz，已经满足一般FPGA的输入速率要求。

由于输出数据的同步时钟是由采样时钟分频而来，每次模数转换器开始工作时，在采样时钟的哪个沿开始分频存在不确定性，导致了多个模数转换器输出数据的同步时钟的相位关系无法确定，进而会导致对多个模数转换器采样数据的先后判断错误，使示波器各个通道的波形的相位发生错误，各个通道的延时不一致，观察不到正确的波形数据。

因此，在具有多个模数转换器的示波器中，必须要实现多个模数转换器的同步。

现有技术中，申请号为200910237778.3的中国公开专利申请文件介绍了一种具有高速ADC芯片的示波器100，结合参考图1，所述示波器100包括两个ADC101、102，一个控制处理模块103，一个采样时钟产生模块104，一个时钟扇出缓冲模块105。

所述采样时钟产生模块104生成一路ADC采样频率要求的采样时钟，经过时钟扇出缓冲模块105的处理后分为两路相位频率完全一致的时钟CLK11、CLK12，这两路时钟CLK11、CLK12分别输出给ADC101和ADC102的采样时钟输入引脚CLK，作为采样时钟。所述ADC101和ADC102的数据输出D1、Dd1、D2、Dd2以及输出数据同步时钟DCLK1、DCLK2被连接到控制处理模块103。控制处理模块103具有一个复位脉冲使能控制端1031，分别连接到ADC101和ADC102的数据时钟复位引脚DCLK_RST；控制处理模块103还具有一个采样时钟使能控制端1032，连接到时钟扇出缓冲模块105的一个输入端ENABLE，用来控制所述时钟扇出缓冲模块105的采样时钟输出。

所述示波器100的工作原理如下：

上电工作后，默认时钟扇出缓冲模块105的输入端ENABLE的状态有效，时钟扇出模块105输出两路时钟CLK11、CLK12到ADC101和ADC102的采样时钟输入引脚CLK，作为ADC101和102的采样时钟；控制处理模块103通过复位脉冲使能控制端1031输出默认无效的复位脉冲给ADC101和102的数据时钟复位引脚DCLK_RST，ADC101、102上电复位输出，此时两个ADC101、102的输出数据可能不同步。然后开始复位同步两个ADC101、102，控制处理模块103通过复位脉冲使能控制端1031先置复位脉冲输出有效，ADC101、102进入复位状态，再通过采样时钟使能控制端1032使输入端ENABLE的状态无效，控制时钟扇出缓冲模块105暂停输出，时钟暂停总的时间＜50ns。采样时钟延时时间T1，T1应大于ADC101、102需要的复位脉冲和时钟边沿的保持时间Trh，然后通过复位脉冲使能控制端1031设置复位脉冲无效，ADC101、102退出复位状态，延时时间T2，T2应大于ADC101、102需要的复位脉冲和时钟边沿的建立时间Trs，然后设置时钟扇出缓冲模块105的输入端ENABLE的状态有效，恢复时钟输出，ADC101、102完成输出数据时钟的复位，此后延迟固定的Tod，使得数据时钟DCLK和采样时钟CLK同步。