[发明专利]形成接触孔的方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及形成接触孔的方法。

背景技术

众所周知，应力可以改变硅材料的能隙和载流子迁移率，最近，应力在影响MOS晶体管的性能方面扮演了越来越重要的角色。如果可以适当控制应力，提高载流子(N-沟道晶体管中的电子，P-沟道晶体管中的空穴)迁移率，就能够提高驱动电流，因而增加应力可以极大地提高晶体管的性能。

现有技术中，双应力技术通过在NMOS晶体管上形成张应力垫衬层(Tensile Stress Liner)、在PMOS晶体管上形成压应力垫衬层(Compressive Stress Liner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。

图1～图2为现有技术中在具有双应力垫衬层的PMOS晶体管和NMOS晶体管上形成接触孔的方法的剖面结构示意图。现有技术中，在具有双应力垫衬层的PMOS晶体管和NMOS晶体管上形成接触孔的方法包括：

参考图1，提供基底10，基底10具有第一区域10a和第二区域10b；基底10在第一区域10a具有多个NMOS晶体管11，在图1中仅示意出一个NMOS晶体管；基底10在第二区域10b具有多个PMOS晶体管12，在图1中仅示意出一个PMOS晶体管；在第一区域10a和第二区域10b的交界处具有多个晶体管13，在图1中仅示意出一个晶体管13；在NMOS晶体管11、PMOS晶体管12和交界处的晶体管13的源极、漏极、栅极上均形成有硅化镍14，图1中未对源极、漏极、栅极进行标号；在基底10上具有双应力垫衬层，该双应力垫衬层分别包括张应力垫衬层15和压应力垫衬层16；具体的，双应力垫衬层的分布为：在NMOS晶体管11上具有张应力垫衬层15，在PMOS晶体管12上具有压应力垫衬层16，在NMOS晶体管11和PMOS晶体管12的交界处即第一区域10a和第二区域10b的交界处，压应力垫衬层16和张应力垫衬层15叠置在晶体管13的栅极上，压应力垫衬层16覆盖在张应力垫衬层15上，压应力垫衬层16和张应力垫衬层15的材料为氮化硅；在张应力垫衬层15上具有作为硬掩膜使用的氧化硅层17。

参考图2，在基底10上形成氧化硅层20，覆盖所述压应力垫衬层15和张应力垫衬层16。之后，形成图形化的掩膜层，以图形化的掩膜层为掩膜对氧化硅层20进行刻蚀形成接触孔21、接触孔22和接触孔23；其中，接触孔21位于PMOS晶体管11的栅极、NMOS晶体管12的栅极和晶体管13的栅极上，图2中，仅示意出一个接触孔21；接触孔22位于PMOS晶体管11的源极和漏极、NMOS晶体管12的源极和漏极、晶体管13的源极和漏极上，图2中，仅示意出一个接触孔22；接触孔23位于晶体管13的栅极上，图2中，仅示意出一个接触孔23。

现有技术中接触孔21、接触孔22、接触孔23在同一刻蚀工艺中形成。形成接触孔21、接触孔22、接触孔23的具体工艺为：在刻蚀完氧化硅层20后，会进行过刻蚀(over etch)以确保接触孔21、接触孔22、接触孔23所在位置的氧化硅层都被蚀刻开并且蚀刻停止在压应力垫衬层16、张应力垫衬层15以及晶体管13的栅极上重叠的双应力垫衬层，最后再一起打开所有的接触孔下的应力垫衬层，使接触孔21、接触孔22、接触孔23均暴露出其下方的硅化镍14。由于在晶体管13的栅极上具有叠置的压应力垫衬层16和张应力垫衬层15，为了将晶体管13的栅极上叠置的压应力垫衬层16和张应力垫衬层15刻穿形成接触孔23，最后一步刻开所有的应力垫衬层，刻蚀时间会增加，这样导致对晶体管13的栅极上叠置的压应力垫衬层16和张应力垫衬层15有过多的过刻蚀比例，从而在所有的应力垫衬层均被刻穿后，接触孔21、接触孔22下方的硅化镍损失过多，甚至被完全刻蚀去除，这将会导致接触电阻增加，影响器件的性能。

现有技术中，有许多关于应用双应力技术的专利文献，例如2009年8月20日公开的公开号为US2009/0206414A1的美国专利申请，然而均没有解决以上问题。

发明内容

本发明解决的问题是现有技术的具有双应力垫衬层的半导体器件，形成接触孔时，硅化镍损失过多。

为解决上述问题，本发明具体实施例提供一种形成接触孔的方法，包括：

提供基底，在所述基底上形成双应力垫衬层，所述双应力垫衬层包括第一应力垫衬层和第二应力垫衬层，且所述第一应力垫衬层和第二应力垫衬层具有叠置部分，且所述第一应力垫衬层具有的应力和第二应力垫衬层具有的应力相反；