[发明专利]基于SOI的三维阵列式硅纳米线场效应晶体管制备方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种基于SOI的三维阵列式硅纳米线场效应晶体管制备方法。

背景技术

通过缩小晶体管的尺寸来提高芯片的工作速度和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层的厚度，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和栅极漏电流破坏了晶体管的开关性能。

纳米线场效应晶体管(NWFET，Nano-Wire MOSFET)有望解决短沟道效应和栅极漏电流的问题。一方面，NWFET中的沟道厚度和宽度都较小，使得栅极更接近于沟道的各个部分，有助于增强晶体管的栅极调制能力，并且大多数晶体管都采用围栅结构，栅极从多个方向对沟道进行调制，进一步增强了栅极的调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(Si-NWFET)的制作更容易与当前工艺兼容。

NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，自上而下的制作主要利用光刻和刻蚀工艺，自下而上的制作主要基于金属催化的气-液-固生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合Si-NWFET的制备，因此目前的硅纳米线场效应晶体管中的Si-NW主要是通过自上而下的工艺路线制备。

目前，基于单个硅纳米线的场效应晶体管(MOSFET)工艺制备方法研究比较热门，如申请号为200710098812.4的发明公开了一种基于体硅的通过自上而下途径实现体硅纳米线结构的工艺方法，有效抑制了器件的自加热效应。而论文《Fabrication and Characterization of Gate-All-Around Silicon Nanowires onBulk Silicon》中公开了一种基于硅纳米线的MOSFET制备方法，但随着硅纳米线截面积的缩小，器件的电流驱动能力会受到纳米线截面积的限制，使得Si-NWFET在模拟或射频电路中的应用受到限制，因此，有人开始研究采用多条纳米线作为输运沟道，以解决该问题。

W.W.Fang等人在IEEE ELECTRON DEVICE LETTERS，VOL.28，NO.3，MARCH 2007上发表的论文《Vertically Stacked SiGe Nanowire Array ChannelCMOS Transistors》中提出了一种纵向制备硅纳米线的方法，使得硅纳米线场效应晶体管器件在纵向集成多条硅纳米线，从而使得器件的电流驱动能力成倍增大，同时集成密度不受影响。既可以保持平面结构场效应晶体管(FET)的优势又增强了栅极调制能力。其工艺方法是在SOI(Silicon on Insulator)上交替生长(Ge/Si Ge)/Si/(Ge/SiGe)/Si层，并在其上定义鳍形(Fin)结构，然后进行750℃干氧氧化，由于SiGe层较Si层有更快的氧化速率以致SiGe层完全被氧化，氧化过程中Ge进入邻近的Si层表面形成SiGe合金，腐蚀掉完全被氧化的SiGe层后得到三维堆积的、表面裹有SiGe合金的Si纳米线。然后进行热氧化，在硅纳米线(SiNW)表面形成Si_1-XGe_XO₂作为栅极氧化层，再淀积无定型硅或者多晶硅，最后通过光刻和蚀刻形成栅极。该方法可以实现纵向堆叠型硅纳米线场效应晶体管结构，但存在一个缺点：当SiGe层氧化过程中，Ge会浓缩到Si层的表面，去除SiO₂后，在硅纳米线表面裹有一层浓缩后的SiGe合金。由于GeO₂溶于水，它使得后续工艺面临巨大的不便，另外，GeO₂的介电常数较SiO₂小，GeO₂与Si的界面态较大，不适合作为场效应晶体管(FET)的栅氧化层。

发明内容