[发明专利]一种形成双应力层氮化硅薄膜的方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，且特别涉及一种形成双应力层氮化硅薄膜的方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在N/PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层(Contact Etch Stop Layer，CESL)。尤其是在65nm制程以下，为了同时提高N/PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上，而若NMOS之上有压应力层薄膜或者PMOS之上有拉应力薄膜时，都会对N/PMOS的电迁移率产生不利的影响。

因此需要对N/PMOS进行选择性的蚀刻，通常，为了蚀刻彻底，需要分别在两次高应力氮化硅沉积之前预先沉积二氧化硅缓冲层做为高应力氮化硅的蚀刻阻挡层，并且会最终保留在半导体的结构之中。虽然这两层二氧化硅缓冲层薄膜厚度较薄，并且应力也相对较小，但是由于这两层薄膜离栅极最近，对于N/PMOS的电迁移率也是有一定的影响的。

因此，需要对该方法进行改善，尽可能的去除这两层薄膜对N/PMOS不利的影响。

发明内容

本发明提出一种形成双应力层氮化硅薄膜的方法，采用本方法所制备的N/PMOS，与现有技术相比，能够更加进一步的提高N/PMOS的性能。

为了达到上述目的，本发明提出一种形成双应力层氮化硅薄膜的方法，所述方法包括下列步骤：

提供具有N/PMOS晶体管的衬底；

在所述结构上沉积具有拉应力的第一氧化硅缓冲层；

在所述结构上沉积具有高拉应力的第一氮化硅应力层；

对PMOS区域进行光刻以及蚀刻，去除该区域的第一氮化硅应力层和第一氧化硅缓冲层；

在所述结构上沉积具有压应力的第二氧化硅缓冲层；

在所述结构上沉积具有高压应力的第二氮化硅应力层；

对NMOS区域进行光刻以及蚀刻，去除该区域的第二氮化硅应力层和第二氧化硅缓冲层。

进一步的，所述沉积第一氧化硅缓冲层和第二氧化硅缓冲层的厚度为50-300A。

进一步的，所述沉积第一氮化硅应力层和第二氮化硅应力层的厚度为100-800A。

进一步的，所述沉积第一氧化硅缓冲层和第二氧化硅缓冲层的应力范围在50-500MPa之间。

进一步的，所述沉积第一氮化硅应力层和第二氮化硅应力层的应力范围在500-5000MPa之间。

本发明提出一种形成双应力层氮化硅薄膜的方法，在沉积高拉和高压应力氮化硅应力层之前，预先沉积拉和压应力的二氧化硅缓冲层，并分别对N/PMOS进行选择性的蚀刻。采用该方法制备的双应力层，能够提高N/PMOS的电迁移率，从而改善器件性能。

附图说明

图1所示为本发明较佳实施例的形成双应力层氮化硅薄膜的方法流程图。

图2～图6所示为本发明较佳实施例的形成双应力层氮化硅薄膜的结构示意图。

具体实施方式

为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。

请参考图1，图1所示为本发明较佳实施例的形成双应力层氮化硅薄膜的方法流程图。本发明提出一种形成双应力层氮化硅薄膜的方法，所述方法包括下列步骤：

步骤S100：提供具有N/PMOS晶体管的衬底；

步骤S200：在所述结构上沉积具有拉应力的第一氧化硅缓冲层；

步骤S300：在所述结构上沉积具有高拉应力的第一氮化硅应力层；

步骤S400：对PMOS区域进行光刻以及蚀刻，去除该区域的第一氮化硅应力层和第一氧化硅缓冲层；

步骤S500：在所述结构上沉积具有压应力的第二氧化硅缓冲层；

步骤S600：在所述结构上沉积具有高压应力的第二氮化硅应力层；

步骤S700：对NMOS区域进行光刻以及蚀刻，去除该区域的第二氮化硅应力层和第二氧化硅缓冲层。