[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于阵列区域和外围区域独立制作于两芯片的半导体结构及其制造方法。

背景技术

图1绘示一种传统芯片的示意图。传统芯片1包括了一阵列区域(array region)10和一外围区域(periphery region)20，阵列区域10中位线103和字线101行列相互交叉而构成存储器阵列(memory array)，并通过字线101和位线103末端的接触点(contact)101c、103c电性连接至存储器阵列外的外围区域20。外围区域20依其应用型态可包括各种外围相关电路，例如是字线译码器(WL decoders)201和位线页缓冲器(BL page buffer)203。

若以Cp代表每单位芯片面积的工艺耗费，Cp＝Cpa+Cpp，Cpa为每单位阵列区域面积的工艺耗费，Cpp为每单位外围区域面积的工艺耗费。A代表芯片面积，A＝Aa+Ap，Aa为阵列区域面积，Ap为外围区域面积。则总工艺耗费C＝Cp×A可示意为(Cpa+Cpp)×(Aa+Ap)＝Cpa×Aa+Cpa×Ap+Cpp×Aa+Cpp×Ap。若能将阵列区域与外围区域分开，则可减少第2项Cpa×Ap和第3项Cpp×Aa的耗费，降低总工艺耗费C。

再者，在芯片尺寸日益小型化的趋势下，芯片内各元件的尺寸，包括字线101和位线103的密度变高，阵列区域10和外围区域20之间的面积也需对应减缩，而使得字线101和位线103末端的接触点101c、103c之间的距离变得更小，应用时要连接该些接触点101c、103c至其他芯片的困难度也更高。即使相邻接触点101c/103c利用x方向/y方向上的不同位置而错开以降低短路的机率，但仍需要一定的面积来放置该些接触点，因而限制了芯片尺寸的缩小幅度。

发明内容

本发明是有关于半导体结构及其制造方法，是在一阵列芯片(array chip)的阵列区域里形成多个通孔，将此阵列区域芯片与一外围芯片(periphery chip)对组，利用通孔完成两芯片之间的电性连接。

本发明提出一种半导体结构，包括对组的一第一芯片和一第二芯片；第一芯片包括相互平行设置的N条第一导线、相互平行设置的M条第二导线于第一导线上方、相互平行设置的N条第三导线位于第二导线上方、N个第一通孔分别连接第一导线、M组第二通孔分别连接第二导线、和N组第三通孔分别连接第三导线；其中，第二导线和第一导线形成一重叠区域；N条第三导线是与第二导线垂直而与第一导线平行，该多条第三导线至少分成两部份分别位于重叠区域中一对角方向的一第一区域和一第三区域；M组第二通孔亦分成两部份，分别位于该重叠区域中另一对角方向的一第二区域和一第四区域，并与第二导线电性连接；N组第三通孔亦分成两部份，分别位于第一区域和第三区域，并与第三导线电性连接。

本发明提出一种半导体结构的制造方法，包括形成如上述的一第一芯片(如一阵列芯片)，和提供一第二芯片(如一外围芯片)，并对组第一芯片与第二芯片。

下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一种传统芯片的示意图。

图2为依照本发明一实施例的阵列区域芯片的上视图。

图3A为图2的阵列区域芯片中N条第一导线的掩模图案的示意图。

图3B为图2的阵列区域芯片中M条第二导线的掩模图案的示意图。

图3C为图2的阵列区域芯片中N个第一通孔的掩模图案的示意图。

图3D为图2的阵列区域芯片中N条第三导线的掩模图案的示意图。

图3E为图2的阵列区域芯片中M组第二通孔和N组第三通孔的掩模图案的示意图。

图3F为图2的阵列区域芯片中多个导垫的掩模图案的示意图。

图4为依照本发明另一实施例的阵列区域芯片的上视图。

图5为本发明一实施例的一阵列区域芯片与一外围区域芯片对组的示意图。

图6为本发明另一实施例的多个阵列区域芯片与一外围区域芯片对组的示意图。

图7为实施例的阵列芯片中第二、四区域中导垫与位线的关系示意图。

图8为实施例的阵列芯片中第一、三区域中导垫与第三导线的关系示意图。

【主要元件符号说明】

1：传统芯片

10：阵列区域

101：字线

103：位线

101c、103c：接触点

20：外围区域

201：字线译码器