[发明专利]基于MPMC的高速存储器接口IP核的数据交换系统

说明书

技术领域

本发明涉及一种数据交换系统，特别涉及基于MPMC的高速存储器接口IP核的数据交换系统。

背景技术

在数据交换系统中，优良的片外存储器访问与控制的设计，可以提高系统的性能及开发速度。使用专用存储器控制器IP(Intellectual Property)核完成对片外存储器的访问，是FPGA应用设计中的常见手段，如Altera的DDR Controller IP核以及Xilinx的MPMC(Multi-Port Memory Controller，多端口内存控制器)IP核等。MPMC IP核具有较高的通用性，支持多种用户接口，在NPI(Native Port Interface)总线接口下，具有多种效率不同的传输模式，造成其在不同模式对突发传输长度及地址均有不同的限制要求，增加了用户设计难度。因此，与MPMC IP核通信的接口IP核成为系统设计的关键。MPMC IP核是一种常用的实现片外存储器访问的IP核。目前设计的数据交换系统中的MPMC IP核有AHB(Advanced High performance Bus)总线接口的MPMC IP核，该IP核通过AHB总线与用户逻辑通信，并可以连接SoC(System on Chip)。还有直接使用Xilinx提供的MPMC IP核，实现对片外存储器的访问。但上述方法只能采用单一且固定的数据读写或传输模式进行数据通信，因而资源利用率和数据吞吐率相对较低。

发明内容

本发明的目的是为了解决目前的数据交换系统实现片外存储器访问的IP核资源利用率和数据吞吐率相对较低的问题，提供一种基于MPMC的高速存储器接口IP核的数据交换系统。

本发明的基于MPMC的高速存储器接口IP核的数据交换系统，它包括用户逻辑模块、MPMC IP核模块和接口IP核模块；用户逻辑模块的控制总线通过自定义UBus总线与接口IP核模块的第一控制总线连接，接口IP核模块的第二控制总线通过NPI总线与MPMC IP核模块的第一控制总线连接，MPMC IP核模块的第二控制总线与片外存储器连接；

接口IP核模块包括读控制模块、选择模块和写控制模块，读控制模块的第一控制总线和写控制模块的第一控制总线分别与自定义UBus总线连接，读控制模块的第二控制总线与选择模块的第一控制总线连接，写控制模块的第二控制总线与选择模块的第二控制总线连接；读控制模块的第三控制总线和写控制模块的第三控制总线分别与NPI总线连接。

本发明的接口IP核将对用户逻辑的数据进行缓存，并处理来自用户逻辑的命令，根据缓存的状态、传输地址及NPI总线协议，动态组合传输模式完成与MPMC IP核的通信。本发明的优点在于通过用户逻辑和MPMC IP核之间通信，进而实现用户逻辑对片外存储器的高速通信，具有数据突发传输和地址传送功能的自定义总线UBus从而降低用户对MPMC IP核的访问难度，并通过缓存读写数据及对读写数据地址的判断，在线选择NPI接口传输模式，提高对片外存储器的访问速率，实现对任意地址任意长度的数据读写，在数据块大于640Byte时，数据吞吐率提高了400MB/s；在传输块为1Word条件下，吞吐率提高了29.6MB/s；资源利用率提高了30％；从而本发明提高了资源利用率和数据吞吐率。

附图说明

图1是本发明的整体结构示意图。

图2是本发明的接口IP核模块的结构示意图。

图3是本发明的接口IP核模块中的读控制模块结构示意图。

图4是本发明的接口IP核模块中写控制模块结构示意图。

图5是本发明的接口IP核模块中的读模式及请求控制模块的工作状态转换示意图。

图6是本发明的接口IP核模块中的写启动及写模式判断模块的工作状态转换示意图。

图7是本发明的接口IP核模块中的写时序控制模块的工作状态转换示意图。

图8是本发明在不同的块起始地址下的起始传输模式数据吞吐率测试结果，其中4表示传输块为4Word时的数据吞吐率，16表示传输块为16Word时的数据吞吐率，32表示传输块为32Word时的数据吞吐率，64表示传输块为64Word时的数据吞吐率。

具体实施方式