[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着MOSFET(金属氧化物场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

为了改善短沟道效应，超陡倒掺杂阱(SSRW)被引入到半导体场效应器件中。超陡倒掺杂阱具有低高低(或低高)的沟道掺杂分布，沟道表面区域维持低掺杂浓度，通过离子注入等合适的方法在沟道表面以下的区域内形成高掺杂区，减小源/漏区耗尽层宽度，避免源漏穿通、阈值电压增加导致漏电流增大等短沟道效应。美国专利US7002214中介绍了一种超薄绝缘体上硅的超陡倒掺杂阱场效应器件。如图1所示，通过离子注入在绝缘体上硅的硅膜上形成重掺杂的SOI区域33L/33R，然后生长超薄本征外延区域48L/48R，形成超陡倒掺杂的沟道分布，进一步形成场效应器件。然而，通过离子注入进行掺杂难以控制掺杂分布，而且在重掺杂区域生长高质量的外延层也是一大难点。传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变；再者，栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。

目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区-这便是所谓的全耗尽型(Fully Depleted：FD)器件，而传统的平面型器件则属于部分耗尽型(Partialiy Depleted：PD)器件。

不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI(绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。

立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFET(鳍式场效应晶体管)结构。

转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。

当前，已提出的立体型半导体器件如图2所示，所述半导体器件包括，半导体基体020，所述半导体基体020位于绝缘层010上；源漏区030，所述源漏区030接于所述半导体基体020中相对的第一侧面022；栅极040，所述栅极040位于所述半导体基体020中与所述第一侧面022相邻的第二侧面024上(图中未示出所述栅极040及所述半导体基体020间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区030的边缘部分可被扩展，即，所述源漏区030的宽度(沿xx’方向)大于所述半导体基体020的厚度。立体型半导体结构有望应用22nm技术节点及其以下，随着器件尺寸进一步缩小，立体型半导体器件的短沟道效应也将成为影响器件性能的一大因素。

发明内容

为了解决上述问题，本发明提供了一种半导体结构及其形成方法，利于减小短沟道效应，提高器件性能。

本发明提供的一种半导体结构，包括，半导体基体，所述半导体基体位于绝缘层上，且所述绝缘层位于半导体衬底上；源漏区，其接于所述半导体基体的两个相对的第一侧面；栅极，其位于所述半导体基体的两个相对的第二侧面上；绝缘塞，位于所述绝缘层上并嵌于所述半导体基体中；外延层，夹于所述绝缘塞和所述半导体基体之间。

本发明提供的一种半导体结构的形成方法，包括：在半导体衬底上形成绝缘层；在绝缘层上形成半导体基体；形成源漏区，所述源漏区接于所述半导体基体的两个相对的第一侧面；形成栅极，所述栅极位于所述半导体基体的两个相对的第二侧面上；去除所述半导体基体内部分材料，以在所述半导体基体内形成空腔，所述空腔暴露所述绝缘层；在所述空腔中选择性外延形成外延层；在空腔中形成绝缘塞。

与现有技术相比，采用本发明提供的技术方案具有如下优点：