[发明专利]雷达信号处理机中的截位电路及其截位方法

权利要求书

1.一种雷达信号处理机中的截位电路，其特征在于，它包括：归一化单元、选大单元和截取单元；

所述归一化单元，包括反相器(1)、累加器(2)和第一二选一多路选择器(3)；反相器(1)用于对输入数据D进行取反，取反后的数据进入累加器(2)；累加器(2)对该数据进行加1，得到补码数据R；第一二选一多路选择器(3)根据输入数据D的最高位选择输出数据，如果输入数据D的最高位为1，则第一二选一多路选择器(3)的输出数据为R，否则第一二选一多路选择器(3)的输出数据为D；

所述选大单元，包含二输入或门(4)、第一数据寄存器(5)、第二二选一多路选择器(6)、二十五选一多路选择器(7)和第一计数器(8)；二输入或门(4)对当前脉冲重复周期PRT内所有数据取或后，通过第一数据寄存器(5)输出寄存操作的结果P给二十五选一多路选择器(7)，并将寄存结果P反馈给二输入或门(4)；第二二选一多路选择器(6)根据第一计数器(8)的值选择输出数据Q；第一计数器(8)对脉冲重复周期PRT内输入数据的个数进行计数；二十五选一多路选择器(7)根据输出数据Q的值，选出Q的最高非零位所在的位置n，n为自然数，0≤n≤25；

所述截位单元，包含第三二选一多路选择器(9)、第二计数器(10)、第二数据寄存器(11)和十二多选一多路选择器(12)；第二计数器(10)对脉冲重复周期PRT内输入数据的个数进行计数；第三二选一多路选择器(9)根据第二计数器(10)的值选择输出数据，如果第二计数器(10)的值等于脉冲重复周期PRT内数据的个数，则输出数据m为选大单元的输出结果n，否则输出数据m为该第三二选一多路选择器(9)的输出值经过第二数据寄存器(11)寄存之后的反馈值r；该第三二选一多路选择器(9)的输出数据m作为十三选一多路选择器(12)的选择信号，如果m＝24或者m＝25，则该十三选一多路选择器(12)输出结果为归一化单元输入数据D的前16位；如果14≤m≤23，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的第m+1位到m-13位；如果0≤m≤13，则输出结果的最高位为归一化单元输入数据D的最高位，输出结果的后15位为归一化单元输入数据D的后15位。

2.根据权利要求1所述的截位电路，其特征在于，归一化单元、选大单元和截取 单元依次串联连接。

3.根据权利要求1所述的截位电路，其特征在于，选大单元中的第二二选一多路选择器(6)，是根据第一计数器(8)的值选择输出数据Q，如果第一计数器(8)的值等于脉冲重复周期PRT内数据的个数，则第二二选一多路选择器(6)的输出数据Q为选大单元中第一数据寄存器(5)的输出结果P，否则第二二选一多路选择器(6)的输出数据Q为0。

4.根据权利要求1所述的截位电路，其特征在于，选大单元中的二十五选一多路选择器(7)，是根据第二二选一多路选择器(6)的输出数据Q的值选择输出数据n，如果Q的最高非零位的位置为a，则输出数据n＝a，如果Q＝0，则输出数据n＝0。

5.根据权利要求1所述的截位电路，其特征在于，截位电路中所述的第二计数器(10)用于对输入到截位电路中的数据进行计数，每进一个数计数器的值加一，当计数器的值等于脉冲重复周期PRT内的数据数时，计数器清零；截取单元中十三选一多路选择器(12)的输入分别是归一化单元输入数据D的前16位；归一化单元输入数据D的最高位和归一化单元输入数据D的第m+1位到m-13位的位拼接，这里14≤m≤23；归一化单元输入数据D的最高位和归一化单元输入数据D的后15位的位拼接，这里0≤m≤13。

6.一种雷达信号处理机中的截位方法，包括如下步骤：

1)使用归一化单元对输入数据D进行归一化，如果输入数据D是负数，则归一化单元输出输入数据D的相反数，如果输入数据D是正数或零，则归一化单元输出输入数据D本身；

2)使用选大单元对当前脉冲重复周期PRT内由归一化单元输出的所有数据进行逻辑或操作，得到数据A，并确定数据A中的最高非零位位置p，作为选大单元的输出，其中p为自然数，0≤p≤25；

3)截取单元对下一组脉冲重复周期PRT内的输入数据D进行截取，即取输入数据D的最高位作为输出数据的最高位，并根据数据A中的最高非零位位置p对输出数据的后15位进行截取，如果p＝24或者p＝25，则将输入数据D的第24位到第10位作为输出结果的后15位；如果14≤p≤23，则将输入数据D的第p+1位到第p-13位作为输出结果的后15位；如果0≤p≤13，则输入数据D的后15位作为输出结果的后15位。