[发明专利]沟槽式功率半导体结构的制造方法

说明书

技术领域

本发明涉及一种功率半导体结构的制造方法，特别涉及一种沟槽式功率半导体结构的制造方法。

背景技术

在半导体元件的应用领域中，随着电路应用的高频化，更注重的是切换速度的改善，借此，可以降低切换损失，进一步地提升效率。为了有效降低切换损失，公知方法之一，即在沟槽式半导体元件的栅极沟槽底部形成厚氧化层(bottom oxide)，获得较低的栅极-漏极电容(Cgd)，以降低栅极电荷。但传统的制作方法不是制造过程复杂，就是栅极沟槽底部的厚氧化层的厚度不易控制。

图1A至图1B为传统的沟槽式半导体结构的制作方法。首先，如图1A中所示，在一N型重掺杂的基板100上成长一N型轻掺杂的磊晶层110，接下来，形成多个栅极沟槽120在磊晶层110内。然后，沉积氧化层在栅极沟槽120与磊晶层110的表面，并以回蚀(etch back)的方式，将位于栅极沟槽120内的部分氧化层与磊晶层110表面的氧化层移除，以形成一底部氧化层130在栅极沟槽120的底部。

接下来，如图1B中所示，形成一栅极氧化层140在栅极沟槽120的内侧表面与磊晶层110表面。接着，形成一多晶硅栅极150在栅极沟槽120内。然后，形成一P型的本体区160在磊晶层110内，随即，形成一N型重掺杂的源极区170在磊晶层110的上部分。

上述传统的沟槽式半导体结构的制作方法，在制造底部氧化层130的步骤中，必须施以氧化层回蚀的步骤，将多余的氧化层移除，以获得欲留下厚度的氧化层。在此蚀刻步骤中，因为蚀刻速度不易控制，所以常会有过度蚀刻或蚀刻不足的现象，导致底部氧化层130的厚度不易控制的问题，且在蚀刻步骤中，亦会造成氧化层的破坏与蚀刻厚度不均匀的问题，以上问题，均会造成非预期的栅极-漏极电容值产生，例如厚度太薄会造成电容值无法降低，导致无法达到降低切换损失的预期。而厚度太厚，则会造成导通阻值上升，甚至通道无法导通而失效。

发明内容

有鉴于此，本发明的目的是提出一种沟槽式功率半导体结构的制造方法，其制造过程简单，并且可以准确地控制栅极沟槽底部的氧化层厚度，避免在制造氧化层的蚀刻步骤中，造成过度蚀刻或蚀刻不足、氧化层被破坏或氧化层厚度不均匀的种种问题，如此，可以制作出预期的栅极-漏极电容值，并降低栅极电荷，达到降低切换损失的效果。

为达到上述目的，本发明提供一种沟槽式功率半导体结构的制造方法。首先，提供一基板，随后，形成一第一磊晶层在基板上。接下来，形成一介电层在第一磊晶层上。随后，形成一遮蔽层在介电层上，接下来，移除部分该遮蔽层与该介电层，以形成一遮蔽结构与一介电结构在第一磊晶层上，并且，遮蔽结构堆栈在介电结构上。接下来，以选择性磊晶成长技术，形成一第二磊晶层覆盖在裸露的第一磊晶层上，并且环绕介电结构与遮蔽结构。接下来，移除遮蔽结构，以形成一沟槽在该介电结构上方。最后，形成一栅极氧化层在该沟槽的内侧表面，以及形成一导电结构在沟槽内。上述第二磊晶层内，具有一本体区与一源极区。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述遮蔽层与介电层为不同的材料。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述移除部分该遮蔽层与该介电层的步骤，是以同一道光罩完成，且该遮蔽结构与该介电结构的宽度相同。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述移除部分该遮蔽层与该介电层的步骤，是以蚀刻方式先移除部分该遮蔽层，以形成该遮蔽结构，再以该遮蔽结构为蚀刻屏蔽，蚀刻部分该介电层，以形成该介电结构。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述移除该遮蔽结构的步骤，以选择性蚀刻方式移除该遮蔽结构。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述遮蔽层包括一蚀刻终止层与一覆盖层。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述覆盖层与该介电层为氧化物，该蚀刻终止层为氮化硅。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述本体区与源极区的形成步骤，是在栅极氧化层的形成步骤后。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述本体区或源极区系以离子植入的方式形成在第二磊晶层内。

依据本发明的其中一实施例的沟槽式功率半导体结构的制造方法，所述本体区或源极区是以磊晶成长的方式形成在第二磊晶层内。

本发明制造过程简单，并且可以准确地控制栅极沟槽底部的氧化层厚度，并降低栅极电荷，以达到降低切换损失的效果。