[发明专利]一种抗DPA/SPA攻击的系统和方法

说明书

技术领域

本发明涉及SOC集成电路设计领域，尤其是一种抗DPA/SPA攻击的系统和方法。

背景技术

在现有的嵌入式SOC系统中，用于进行信息保护和签名认证的加密算法(如RSA，DES，AES等)通常采用软件和硬件电路的方法实现。P.Kocher教授于20世纪90年代末提出了SPA(Simple Power Analysia，简单功耗分析)和DPA(Differential Power Analysis，差分功耗分析)攻击方法后，密码安全芯片的安全性受到了严峻挑战。攻击者可以通过分析软件算法和硬件电路的实现方式，借助特定的采集和分析设备对加解密系统进行攻击，获得算法加密用的密钥等信息，进而获得加密信息或者进行签名伪装。

目前，国内外有关DPA/SPA防御方面的研究报道很多，其主流技术包括：算法及硬件实现中的MASK技术、时钟扰乱技术、基于双轨互补CMOS的功耗平衡技术等。

MASK技术通过对加密操作中的中间结果进行掩盖使差分功耗分析变得十分困难，该方法实现往往需要十分大的硬件存储空间，且会使电路中关键路径变长，需要在实现代价、处理速度和安全性之间进行权衡。

时间扰乱技术利用时钟频率的随机变化对密码芯片的微观功耗进行扰乱，使各时间点上所发生的操作无法真正对准，差分特性无法显现。该方法在带来功耗安全性的同时，通常会带来约16％的时间损耗，影响处理器的性能，另外会引入芯片设计流程上的麻烦。

功耗平衡技术通过逻辑互补电路，使所有充放电负载的等效电容总相等，该方法需要牺牲一定的功耗和实现代价。

发明内容

本发明的目的正是要解决上述技术存在的不足，而提供一种抗DPA/SPA攻击的系统和方法。

本发明解决其技术问题采用的技术方案：这种抗DPA/SPA攻击的系统，该系统包括CPU主控单元、随机数模块、延时插入单元、功耗单元、定时器单元、加解密模块，

所述CPU主控单元包括CPU内核以及存储资源；

所述加解密模块，用于实现一种或多种加解密算法的模块；

所述随机数模块是真随机数发生器，其作用是不间断的产生真随机数；

所述功耗单元是一个在工作时要消耗一定的功耗的噪声发生器，CPU主控单元全部或部分打开或关闭该单元，来控制功耗的消耗；

所述定时器单元是一个定时器，用于产生定时溢出信号；

所述延时插入单元是一个延时插入组件，在加解密过程中插入延时。

本发明所述的这种抗DPA/SPA攻击的方法，利用嵌入式SOC系统中控制单元控制随机数模块和定时器单元，对加解密系统进行两个操作：

(1)、随机地控制系统中功率消耗单元的打开和关闭，使系统在进行加解密运算时的功耗随机变化，降低加解密的数据与系统功耗消耗件的相关性；

(2)、随机地在系统运行过程中插入延时，移动加解密操作在时间域里的位置。

本发明有益的效果是：本发明提出了功率随机加扰、随机延时插入的抗DPA/SPA攻击的技术，以及基于两者结合的抗DPA/SPA的方法和系统。该方法硬件开销小，对系统功耗和加解密速度都不会有明显影响，而且易于实现。

附图说明

图1是本发明的系统连接示意图；

图2是本发明的实施例1的连接示意图；

图3是本发明的实施例2的连接示意图；

图4是本发明的实施例3的连接示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明：

本发明一种抗DPA/SPA攻击的系统和方法，利用嵌入式SOC系统中控制单元控制随机数发生器单元和定时器单元，对加解密系统进行两个操作：

1.随机地控制系统中功率消耗单元的打开和关闭，使系统在进行加解密运算时的功耗随机变化，降低加解密的数据与系统功耗消耗件的相关性，达到系统消耗电力无法预测，使其不能被分析与统计；

2.随机地在系统运行过程中插入延时，移动加解密操作在时间域里的位置，使功耗信号的统计分析变得十分困难。

本发明所述的这种抗DPA/SPA攻击的系统，如图1所示，包括：CPU主控单元、随机数模块、延时插入单元、功耗单元、定时器单元、加解密模块。

所述CPU主控单元(101)是芯片的工作核心，为各种应用开发、包括抗攻击控制提供硬件平台及程序，一般包括CPU内核以及存储资源，如RAM、ROM等。