[发明专利]非易失性半导体存储器及其数据的读取方法

说明书

技术领域

本发明是有关于一种非易失性半导体存储器及其数据的读取方法，特别是有关于一种NAND型快闪存储器的读取方法。

背景技术

典型的NAND型快闪存储器包括将多个NAND串(NAND string)沿行列方向配置而成的存储器阵列，NAND串包含串列连接的多个存储单元、以及与其两端连接的位选择晶体管及源线选择晶体管。图12是形成在记忆区块内NAND串结构的电路图。在记忆区块内，将多个存储单元串列连接而成的NAND串(以下称为胞单元(cell unit)NU)是沿行列方向形成多数个。在图例中，1个胞单元NU是被架构为包含串列连接的32个存储单元MCi(i＝0，1，...，31)，以及与其两端连接的位线选择晶体管(bit line selectiontransistor，BST)及源线选择晶体管(source line selection transistor，SST)而构成。位线选择晶体管BST的漏极是连接到与相对应的1条位线GBL连接，源线选择晶体管SST的源极与共用源极线SL连接。存储单元MCi的控制栅极与字线WLi连接。位线选择晶体管BST、源线选择晶体管SST的栅极与选择栅极线SGD、SGS连接，该选择栅极线SGD、SGS与字线WLi并行延伸。

一般来说，存储单元具有金属氧化物半导体(MOS)结构，该MOS结构包含N型扩散区域的源极/漏极、形成在源极/漏极间的通道上的隧道氧化层、形成在隧道氧化层上的浮置栅极(电荷储存层)、以及隔着介电层形成在浮置栅极上的控制栅极。当浮置栅极中没有储存电荷时，也就是当写入数据为“1”时，临界值处于负状态，存储单元为正常开(normally on)。当浮置栅极中有储存电子时，也就是当写入数据为“0”时，临界值转变为正，存储单元为正常关(normally off)。

在读取动作中，对所选择存储单元的控制栅极施加低电位(L level，例如0V)，将其他非选择存储单元的控制栅极施加高电位(H level，例如4.5V)，使位线选择晶体管及源线选择晶体管导通，感测位线的电位。在对存储单元的数据程式化(写入)中，将存储单元基板的P井与漏极、通道及源极设为0V，对所选择存储单元的控制栅极施加高电压的程式化电压Vpgm(例如20V)，对非选择存储器单元的控制栅极施加中间电位(例如10V)，使位线选择晶体管导通，使源线选择晶体管断开，根据“0”或“1”的数据，将电位供给到位线，藉此进行写入。在擦除动作中，对区块内所选择存储单元的控制栅极施加0V，对P井施加高电压(例如20V)，将浮置栅极的电子抽出到基板上，藉此以区块单位擦除数据。

在NAND型快闪存储器中，为了从存储器阵列进行的数据读取，或者对存储器阵列写入数据，而使用了页缓冲存储器。读取动作时，存储器阵列的被选择页的数据经由位线，并列地传送到向页缓冲存储器，而储存在页缓冲存储器中的数据则根据时脉信号依序输出。写入动作时，根据时脉信号，依序输入数据到页缓冲存储器。接着，数据从页缓冲存储器经由位线写入存储器阵列的被选择页。专利文献1中公开了NAND型快闪存储器，其设定输入的地址信息，根据该地址信息选择页，在将被选择页的数据从存储器阵列传送到页缓冲存储器的期间，输出忙碌信号(busy signal)，以通知外部禁止存取；数据传输结束后，输出备妥信号(ready signal)，以通知外部可以存取。此外，专利文献2中公开了一种半导体存储器，其与时脉信号同步，高速地进行连续读取(burst read)。

[专利文献1]日本专利特开2002-93179号公报

[专利文献2]日本专利特开2010-9646号公报

在已知NAND型快闪存储器的读取中，如专利文献1所公开，产生回应地址信息的输入而将数据从存储器阵列传输到页缓冲存储器的tR期间(忙碌期间)，相较于从页缓冲存储器读取数据的读取周期期间(tRC)，该忙碌期间非常长。因此，在连续读取多个不连续页的情况下，如果输入用于选择各页的地址信息，而进行从存储器阵列到页缓冲存储器的数据传输，则每次均会产生忙碌期间，而读取动作也相当耗时。此外，NAND型快闪中，由于存在无法良好地进行数据读写的无效记忆区块(Invalid Block)，所以会有无法从某个记忆区块依序转移到下一个记忆区块而进行页连续读取的情况。也就是说，跨越无效记忆区块的读取是必需的，并且也必需输入用于选择这些记忆区块的首页的地址信息。