[发明专利]用于处理器的动态组相联高速缓存装置及其访问方法

说明书

技术领域

本发明涉及处理器设计，尤其涉及处理器的高速缓存设计。

背景技术

长期以来，为了缓解处理器与内存之间的“存储墙”问题，即，处理器的处理速度远大于内存的供数速度，导致处理器常处于“饥饿”和等待状态，高速缓存被运用在了处理器的结构中。处理器的高速缓存利用程序访存的局部性原理，包括时间局部性——被访问的存储地址在较短时间内再次被访问，和空间局部性——某个存储地址被访问，与之临近的存储地址在较短的时间内也会被访问，弥补了处理器与内存的速度差距，从而大大提高了处理器的性能。一般讲来，对于多数程序，在一个给定的处理器结构上，更大的高速缓存装置往往也能显示出更高的程序性能。因此，近年来，处理器的高速缓存越做越大，2级甚至3级的多级缓存结构也被广泛使用。在多核处理器结构中，也常常配有私有缓存(只被单个处理器核使用)和共享缓存(被多个处理器核共享使用)。

然而，缓存装置的功耗也随之越来越大，在整个处理器系统功耗中占的比例越来越高，有的甚至达到了40％-50％。功耗是当今处理器设计领域不可忽视的问题，过高的功耗会带来芯片散热及稳定性等诸多问题。因此，减小作为处理器的最重要的部件之一的高速缓存的功耗，可以有效降低处理器系统的总功耗。然而现有的降低高速缓存功耗的方法，或者需要软件的支持；或者以性能的损失为代价；或者引入了过多的硬件开销，增加了实现复杂度。

发明内容

因此，本发明的目的在于解决上述技术问题，提供一种用于处理器的动态组相联高速缓存装置，能在不降低处理器性能的情况下减少处理器的整体功耗。

本发明的目的是通过以下技术方案实现的：

一方面，本发明提供了一种用于处理器的动态组相联高速缓存装置，该装置包括：

多个缓存路，每个缓存路含有相同数量的缓存块，每个缓存块包括标记块和数据块；以及

记录缓存块的有效位的表格单元，所述缓存块的有效位用于指示缓存块是有效还是无效。

上述技术方案中，所述表格单元独立于实现标记块阵列或数据块阵列的SRAM。所述表格单元可以是采用寄存器堆实现的。

上述技术方案中，在处理器对所述装置进行读访问时首先通过检查所述表格单元得到待访问的缓存组中的各个缓存块的有效位，并根据每个缓存块的有效位来设置该缓存块所在的缓存路的使能位；然后读出缓存组中有效缓存块，并从其标记块与访存地址中的标记段匹配的有效缓存块的数据块中读出数据。

上述技术方案中，对于无效的缓存块，将该缓存块所在的缓存路的使能位设置为不使能；对于有效的缓存块，将该缓存块所在的缓存路的使能位设置为使能。

另一方面，本发明提供了一种对上述技术方案中的装置进行读访问的方法，所述方法包括：

(1)根据访存地址的索引段定位待访问的缓存组；

(2)通过检查所述表格单元来得到所述缓存组中的各个缓存块的有效位；

(3)根据所述缓存组中的每个缓存块的有效位来设置该缓存块所处的缓存路的使能位；

(4)读出缓存组中有效缓存块，并从其标记块与访存地址中的标记段匹配的有效缓存块的数据块中读出数据。

上述方法中，在步骤(2)如果检查到待访问的缓存组中所有的缓存块均无效时，可以直接发送缺失消息。

上述方法中，在步骤(3)对于处于无效状态的缓存块，将其所处的缓存路的使能位设置为不使能；对于处于有效状态的缓存块，将其所处的缓存路的使能位设置为使能；

上述方法中，所述步骤(4)可以包括下列步骤：

读出缓存组中有效缓存块；

将访存地址中的标记段与所读出的各个缓存块的标记块进行比对；

如果命中，则根据访存地址的偏移段，从相应的缓存块的数据块中选择数据进行写回；如果未命中，则发送缺失消息。

与现有技术相比，本发明的优点在于：

在每次读访问发生时动态改变高速缓存装置的相联度，一个缓存组中无效缓存块所在的缓存路在读操作发生时，将不被使能，从而有效减少了缓存装置在读写过程中由于读操作引发的动态功耗。因此，可以在基本不增加设计复杂度和影响处理器性能的情况下，有效降低处理器缓存的功耗。

附图说明

以下参照附图对本发明实施例作进一步说明，其中：

图1为现有的组相联高速缓存装置的一个示例结构示意图；

图2为现有的组相联高速缓存装置的访问过程示意图；

图3为组相联高速缓存装置在程序执行中的一个状态示意图；