[发明专利]电感

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种电感。

背景技术

在半导体集成电路中，如射频器件中，常常要用到电感，将电感和其它半导体器件一起集成在同一块半导体衬底中。现有技术中，电感一般是形成于半导体衬底如硅衬底上且和半导体衬底之间相隔有一层绝缘介质层。当电感接通电流时会产生磁场，电感的磁场会垂直穿过半导体衬底，并在半导体衬底特别是半导体衬底表面上形成与上层电感的金属电流方向相反的涡流。涡流电流不仅会带来涡流损耗，涡流还会产生一感应磁场，其方向与螺旋电感产生磁场的方向相反，这会降低电感的感值，降低电感的品质因素。

故需要采用办法来阻断上述涡流，现有技术中一般是通过对半导体衬底的结构进行改进来实现涡流的阻挡，如图1所示，是现有第一种电感的结构示意图；现有第一种电感的电感线圈4形成于P型半导体衬底1如P型硅衬底的上方，在半导体衬底1和所述电感线圈4之间隔离有氧化层3，半导体衬底1中形成有深沟槽2，在深沟槽2中填充用氧化层。现有第一种电感采用深沟槽的衬底结构阻断涡流的效果显著，但是工艺成本相对较高。

如图2所示，是现有第二种电感的结构示意图；现有第二种电感的电感线圈13形成于P型半导体衬底（PSUB）11如P型硅衬底的上方。在半导体衬底11中形成有N阱（N WELL）12，利用N阱12来阻断衬底涡流。但是现有第二种电感的缺点是，因为N阱12的浓度比P型半导体衬底11高很多，在P型半导体衬底11上形成的N阱12与电感线圈13之间会形成额外的寄生电容，使得电感线圈13与P型半导体衬底11的寄生电容增大，这样一定程度上抵消了部分提高的品质因素，还会降低谐振频率。上述寄生电容，可以参考图6所示，衬底网络等效电路在图6中用虚线框标出，衬底网络等效电路中包括了半导体衬底的寄生电容C_si1、C_si2、C_si3和寄生电感R_si1、R_si2、R_si3，半导体衬底和电感线圈之间的寄生电容C_ox1、C_ox2、C_ox3。

发明内容

本发明所要解决的技术问题是提供一种电感，能够阻断衬底涡流，提高器件的品质因素，且不会增加成本。

为解决上述技术问题，本发明提供的电感包括电感线圈和衬底结构，所述电感线圈位于所述衬底结构上方，且所述电感线圈和所述衬底结构相隔离有一层绝缘介质层，所述衬底结构包括：

一P型半导体衬底。

一形成于所述半导体衬底上的N型外延层。

多个条形结构的P型掺杂区，各所述P型掺杂区都为由光刻工艺定义的离子注入区，各所述P型掺杂区穿过所述N型外延层并和所述半导体衬底相接触，各所述P型掺杂区的深度大于等于所述N型外延层的厚度；各所述P型掺杂区将所述N型外延层分隔成多个N型掺杂区，并形成所述N型掺杂区和所述P型掺杂区交替排列的结构，各所述P型掺杂区和其邻近的所述N型掺杂区组成PN结，交替排列的所述N型掺杂区和所述P型掺杂区位于所述电感线圈的正下方并用于减少涡流。

进一步的改进为，交替排列的所述N型掺杂区和所述P型掺杂区的区域面积大于等于所述电感线圈的面积。

进一步的改进为，所述电感线圈为单端电感、差分电感、叠层电感或变压器。

进一步的改进为，在垂直于所述半导体衬底的俯视面上，各所述P型掺杂区的条形结构平行排列；或者，各所述P型掺杂区的排列结构由多个平行排列分结构组成，各所述平行排列分结构中的各所述P型掺杂区的条形结构平行排列，各相邻的所述平行排列分结构之间的各所述P型掺杂区的条形结构垂直。

进一步的改进为，在所述半导体衬底上形成有用于将所述P型掺杂区引出并使所述P型掺杂区接地的第一引出结构，所述第一引出结构和所述半导体衬底相接触并通过所述半导体衬底和所述P型掺杂区相接触；所述第一引出结构在俯视面上呈一个由一条以上的线段围成的一环状结构，所述第一引出结构环绕的区域大于所述电感线圈所覆盖的区域，所述第一引出结构的环状结构的各条线段的相邻的端头之间保持有一定间隔使所述第一引出结构的环状结构不为闭环。

进一步的改进为，所述第一引出结构的环状结构的形状为圆形、或多边形。