[发明专利]一种降低带内相位噪声的锁相环及其相应的工作方法

说明书

技术领域

本发明属于通信技术领域，尤其涉及一种具有双边沿触发的鉴频鉴相器的锁相环，用于降低锁相环的带内相位噪声。

背景技术

随着集成电路工艺的高速发展，锁相环(Phase locked loop，PLL)电路的集成化程度也越来越高，广泛使用在电子和通信系统中，用来进行时钟和数据恢复，频率合成，微处理器中的时钟同步，以及其他许多应用。

通用的PLL电路结构如图1所示，由依次连接的鉴频鉴相器(PFD)，电荷泵(CP)，环路滤波器(LPF)，压控振荡器(VCO)和连接在鉴频鉴相器输入端和压控振荡器输出端之间的分频器(Frequency divider)构成。系统的工作过程如下：鉴频鉴相器检测参考时钟(CLK)和分频器的输出的反馈时钟DIV之间的频率相位差，产生上升(UP)或下降(DN)脉冲并送入电荷泵，控制电荷泵充电或放电电流到具有低通特性的环路滤波器，环路滤波器滤掉电流脉冲中的高频部分，产生压控振荡器的控制电压，压控振荡器根据控制电压的变化改变其输出时钟的频率和相位，并把结果送入分频器，分频器对输出时钟进行分频，产生反馈时钟，并将反馈时钟送入鉴频鉴相器输入端。

通用的锁相环中的鉴频鉴相器为单边沿触发型的鉴频鉴相器，例如上升沿触发型的鉴频鉴相器或下降沿触发型的鉴频鉴相器，以上升沿触发型的鉴频鉴相器为例，即该类型的鉴频鉴相器是在参考时钟为上升沿时刻对参考时钟与反馈时钟之间的相位和频率进行比较，如图2所示，如有相位误差，PLL可以通过输出的相位误差调整压控振荡器的输出频率，使其锁定参考时钟的频率，直到两者同步。需要指出的是，锁相环中的模块除了不可避免的存在输入信号噪声外，其各模块内部存在的噪声也都会在锁相环的输出引起相位噪声，进而影响整个锁相环的锁相功能。

随着集成工艺特征尺寸降低，系统频率提高，相位噪声成为制约锁相环应用的主要因素之一，因此，对其相位噪声提出了越来越高的要求，有必要降低锁相环系统中的相位噪声，然而，如何减小相位噪声是现代电子系统中一个回避不了的问题。

发明内容

本发明的目的是提供一种降低带内相位噪声的锁相环，用于降低锁相环的带内相位噪声。

为解决上述问题，本发明提供了一种降低带内相位噪声的锁相环，包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器，所述鉴频鉴相器的两个输入分别接参考时钟和所述分频器输出的反馈时钟，所述鉴频鉴相器的输出接电荷泵，所述电荷泵的输出接所述环路滤波器的输入，所述环路滤波器的输出接压控振荡器的输入，压控振荡器的输出信号一路直接输出，一路接所述分频器的输入，其特征在于，所述鉴频鉴相器为双边沿触发的鉴频鉴相器，用于在参考时钟的上升沿和下降沿都与反馈时钟作比较，在锁定状态下，反馈时钟的频率为参考时钟的两倍。

进一步的，所述双边沿触发的鉴频鉴相器包括第一D触发器，第二D触发器，第三D触发器，延迟模块，与门、反相器和选通器，其连接关系为：所述的第一至第三D触发器的输入端共接一电源，第一D触发器的脉冲端接反馈时钟，第二D触发器的脉冲端接参考时钟，第三D触发器的脉冲端接反相器的输出，反向器的输入端接参考时钟，第一D触发器的输出端输出下降脉冲，第二D触发器和第三D触发器的输出端接选通器，所述选通器的输出端输出上升脉冲，其选通信号接参考时钟，所述下降脉冲和上升脉冲接与门，所述与门的输出接延迟模块，所述延迟模块的输出接所述的第一至第三D触发器的复位端。

进一步的，所述双边沿触发的鉴频鉴相器，对一时钟输入是双边沿触发，对另一时钟输入是单边沿触发。

进一步的，所述鉴频鉴相器的所述双边沿触发输入端接所述锁相环的参考时钟，所述鉴频鉴相器的所述单边沿触发输入端接所述锁相环的反馈时钟。

进一步的，所述锁相环在锁定过程中，在所述参考时钟的每个上升沿和下降沿都将产生上升或下降信号，在所述反馈时钟的每个上升沿或者下降沿都将产生下降或上升信号，进而调整所述压控振荡器的振荡频率。

进一步的，所述锁相环在锁定状态下，所述分频器的分频比为所述锁相环在使用单边沿触发鉴频鉴相器时的二分之一。

进一步的，使用双边沿触发的锁相环比使用单边沿触发的锁相环的带内噪声降低6分贝。