[发明专利]用来检测时脉抖动的检测电路

说明书

技术领域

本发明涉及时脉抖动，特指一种用来检测时脉抖动的检测电路。

背景技术

高速数字电路设计中，需要高频的时脉信号来进行电路与电路之间的同步，而且，对于时脉信号准确度的要求也较高。然而，由时脉产生器所产生时脉抖动(clock jitter)会造成时脉信号的频率飘移，可能进一步突显电路本身设计上的缺陷，甚至是导致电路的误动作，因此，对于时脉抖动的处理便成了高速数字电路设计中一项重要的课题。

所谓的时脉抖动，简单来说就是时脉信号的脉冲边缘的相位会有提前或延迟的变动。在现有技术中，已存有一些关于检测时脉抖动的技术，其中一种较为直觉的方式是由外部仪器直接针对时脉产生器所产生的时脉信号进行量测，但是这种方式必需对电路输出入接口的设计进行调整，也就是需要提供一个额外的信号接脚来输出时脉信号，以供外部仪器进行量测。而另一种方法则是通过电路内部的模拟电路，如锁相回路所产生的信号来判断，其中依据锁相回路的输入与输出信号，以及一个稳定且准确的参考时脉信号，通过相互比较来得知频率飘移，判断是否存在时脉抖动。

然而，以上所述的传统时脉抖动检测方式涉及锁相回路等模拟电路或者外部仪器，因此不论在电路面积、电力消耗、时间与硬件成本上都相当可观。因此，先前技艺中仍存在亟待改善的地方。

发明内容

有鉴于此，本发明的一目的在于提供一种可检测时脉信号中的时脉抖动的方式，该方式利用可整合于电路系统的内部的检测电路来检测时脉抖动，因此不需倚靠外部复杂且不便的量测仪器。另外，本发明的检测电路由简单的数字电路来实现，因此，相较于传统采用锁相回路来进行时脉抖动检测的技术，所需的电路更为简单，较不耗电，且成本更为低廉。

本发明的一实施例提供一种时脉检测电路。该检测电路用来检测一时脉信号中是否包含时脉抖动，并且包含：一延迟电路与一判断电路。该延迟电路用以产生一延迟信号。该判断电路耦接于该延迟电路，依据该时脉信号与该延迟信号来产生一第一输出信号与一第二输出信号。再者，该判断电路比较该第一输出信号与该第二输出信号来产生一第一检测信号，以指出该时脉信号中是否包含时脉抖动。

较佳者，该判断电路包含：一第一D型正反器、一第二D型正反器以及一第一逻辑门。该第一D型正反器耦接于该延迟电路，并且用以依据该时脉信号与该延迟信号来产生该第一输出信号。该第二D型正反器耦接于该第一D型正反器，并且用以依据该时脉信号与该第一输出信号来产生该第二输出信号。该第一逻辑门耦接于该第一D型正反器与该第二D型正反器，并且用以对该第一输出信号与该第二输出信号进行一反互斥或(XNOR)运算来产生该第一检测信号。

本发明采用电路架构简单且常见的数字电路：D型正反器与逻辑门，便可达到检测时脉抖动的效果。相较于现有技术中采用锁相回路与参考频率产生电路来比较的方式，或者是利用外部仪器量测的方式，本发明都提供了一个电路架构较为精简、耗电较低、成本更为低廉、迅速且有效的时脉抖动检测方式。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为本发明检测电路的第一实施例的电路架构图。

图2与图3为图1所示的检测电路的各节点信号的时序号。

图4为本发明检测电路的第二实施例的电路架构图。

图5为本发明检测电路的第三实施例的电路架构图。

图6与图7为图5所示的检测电路的各节点信号的时序号。

图8为本发明检测电路的第四实施例的电路架构图。

图9为本发明的时脉抖动检测电路的一实施例的电路架构图。

附图标号：

10、20、100、200、100_1~100_8         检测电路

110、210                              延迟电路

120、220                              决定电路

130、230                              维持电路

122、124、134、2124、222、224、234    正反器

126、132、226、232                    逻辑门

212                                   信号产生装置